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해결됨
[2주 합성 실습 챌린지 4기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
왜 I1~I8밖에 나오지 않는 건가요? get_cells "*" -filter "ref_name == NBUFFX4_RVT"의 명령어를 쳐도 별다른걸 찾을수 없습니다
해결됨
[2주 합성 실습 챌린지 4기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
link를 눌렀을 때 1이 나와야하는데 계속 0이 나옵니다. 라이브러리도 수정했는데 뭐가 문제인지 모르겠습니다.
해결됨
[2주 합성 실습 챌린지 4기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
(사진)
해결됨
[2주 합성 실습 챌린지 3기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
자막에 가려져서 안 보이는데 -to, from 옵션같은데 안 보입니다.
해결됨
[2주 합성 실습 챌린지 3기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
강의에서는 2개의 OUTPUT PIN으로 나가고 있기때문에 LINT가 발생한다고 적혀있습니다. 하지만 제가 Check_design하고 gui에서 확인 했을때는 그냥 하나의 포트로 나가고 있습니다. 혹시 다른 부분이 수정되어 강의와 다르게 check design 되었는지 확인 부탁드립니다.
해결됨
Basic Design Synthesis Training (디지털 회로설계 구현)
안녕하세요 메타코어님. 강의 잘 듣고 있습니다. 3 chapter 에서 본격적으로 DC를 이용한 강의가 진행되는데 직접 tool를 쓰면서 강의를 수강하는것이 학습에 효율적이라고 생각합니다. 무료 라이센스를 발급받을 수 있는 방법이 존재한지 문의드립니다. 구글링 해보았을 때 찾지 못하였습니다. 감사합니다.
