미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
testbench에 대한 질문있습니다.
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안녕하세요 선생님
여기 테스트 벤치에서 인풋? 아웃풋? 이라고 해야하나요? 기존의 모듈은 input/ output으로 선언하지만 테스트벤치에서는 왜 reg/ wire로 선언하는지 궁금합니다.
감사합니다..
