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FCLK_CLK0 관련 질문
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안녕하세요. 항상 좋은 강의 찍어주셔서 정말 감사드립니다.
프로젝트 중간에 블럭 디자인을 create 하고, 저희가 설계 한 모듈의 ip와 zynq 의 ip를 불러와서 서로 연결해주는 과정이있는데,
궁금한점은 Zynq를 클릭하고 Ip를 다양하게 커스텀마이징을 할수가있는데, Clock Configuration 부분에서 클락을 부르는 부분인 PL Fabric Clocks 부분에 4종류의 클락을 설정할수 있도록 되어있습니다. ex)FCLK_CLK0, FCLK_CLK1..2...3
그러면 이 4가지의 클락을 사용자가 원하는대로 설정하면 이 4가지의 클락이 병렬적으로 clk가 출력이 되서 나오는지 궁금합니다.. 한번에 여러가지 작업을 하고싶은데 어떤건 100mhz 를 사용하고 어떤 모듈은 50mhz하고 이렇게요.. 혹시 이렇게 사용하면 발생하는 문제점이 있을지도 궁금하고, 보통 프로젝트에서 설계할때 100Mhz를 기준으로 설계하는지도 궁금합니다.
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안녕하세요 :)
그러면 이 4가지의 클락을 사용자가 원하는대로 설정하면 이 4가지의 클락이 병렬적으로 clk가 출력이 되서 나오는지 궁금합니다.. 한번에 여러가지 작업을 하고싶은데 어떤건 100mhz 를 사용하고 어떤 모듈은 50mhz하고 이렇게요..
FCLK_CLK0, FCLK_CLK1..2...3 동시에 Clock 이 출력됩니다.
혹시 이렇게 사용하면 발생하는 문제점이 있을지도 궁금하고, 보통 프로젝트에서 설계할때 100Mhz를 기준으로 설계하는지도 궁금합니다.
서로다른 Clock 간의 Data 를 교환할때 Clock Domain Crossing 이슈가 있습니다.(구글링 검색)
100MHz 는 예일 뿐입니다.
Target 이 무엇이냐에 따라 다릅니다.
ASIC 이라면 Giga 단위까지 충분히 갈 수 있고요 (CPU 를 예를들자면?)
FPGA 의 좋은 Chip set 이라면 300 MHz 도 가능합니다.
대략 100MHz 면 설명하기 좋고, 사용해보니 그정도에서 +- 되는 수준이라 선택했습니다.
즐공하세요 :)