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이혁진

작성한 질문수

설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 9장] User 가 원하는 점등시간을 입력받아서 LED 점등하기- 코드리뷰편 (AXI4-Lite 를 이용한 PS <-> PL 간의 통신 방법 익히기1)

timing violation

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안녕하세요, 강의 잘 보고 있습니다.

synthesis 끝난 후에 타이밍 데이터들이 report 되는데, 맛비님께서 타이밍 이슈가 없다고 말씀하셨습니다.

그 이유가 TNS, THS가 0이기 때문인건가요? 만약 맞다면 1n만큼의 TNS가 생기면 timing violation이 생겼다고 보면 될까요?

감사합니다.

fpga 임베디드

퀴즈

AXI4-Lite 인터페이스는 하드웨어 IP 제어 시 주로 어떤 목적으로 사용될까요?

대용량 데이터의 고속 스트리밍 전송

하드웨어 IP의 내부 레지스터 설정 및 상태 확인

메모리 간의 복잡한 데이터 전송 프로토콜 구현

여러 칩 간의 동기화되지 않은 통신

답변 1

설계독학맛비

지식공유자

안녕하세요 :)

Timing violation 은 Targeting 하는 frequency 를 met 하지 못하면 발생하게 됩니다.

예를들어 Target frequncy 를 100MHz 로 하고, 이는 10ns 입니다.

FPGA 에 동작을 위해서는 Register to Register 사이의 Setup 과 hold time 이 10ns 안에 들어와야합니다.

(setup, hold time 은 구글링 해보셔요)

Implementation 이 완료 된 후 Setup, Hold time 을 Check 하고 이때, negative (-) slack 이 아니라면 정상적으로 Timing 을 met (맞추었다) 하였다. 라고 합니다. 만약 negative slack 이 발생하였다면, Target Freq 에서 정상 동작을 보장할 수 없습니다.

이정도 지식을 갖고 답변을 드릴께요.

Q. 그 이유가 TNS, THS가 0이기 때문인건가요? 만약 맞다면 1n만큼의 TNS가 생기면 timing violation이 생겼다고 보면 될까요?

네, TNS, THS 가 0 혹은 양수값이라면 negative slack (-) 이 아니기 때문에 정상적으로 HW 가 생성되었습니다.

만약 Setup 혹은 hold 에서 Timing Slack 이 음수라면, Timing Violation 이다 이렇게 이야기를 합니다.

즐공하세요 :)

이혁진

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