create block design error
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작성한 질문수 1
[BD 41-1348] Reset pin /led_0/rst (associated clock /led_0/clk) is connected to asynchronous reset source /processing_system7_0/FCLK_RESET0_N. This may prevent design from meeting timing. Please add Processor System Reset module to create a reset that is synchronous to the associated clock source /processing_system7_0/FCLK_CLK0.
이라고 나오는데 왜 이런건가요?
답변 1
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안녕하세요 :)
영상과 동일하게 따라하셨는데, 해당 에러가발생을 하신건지 궁금합니다.
제가 드린 프로젝트 파일하고, 직접하신 프로젝트하고 비교해보시면서, 다른점을 찾는 것도 좋은 방법이라 생각해요.
확인해보시고, 답글 주세요 :)
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top module에서 reset에 _n을 붙여주니까 됐어요. 근데 DUT에서 reset을 negedge로 짜주는데 이것과 상관없이 active low이면 _n을 무조건 붙여줘야 하는건가요? 문법 같은건가요? simulation에서는 상관없던데ㅠ
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naming 수정으로 해결하셨다고 이해했습니다! reset 의 pos, neg 의 암묵적인 네이밍 룰이긴 한데.. 이걸 툴이 인식해서.. 에러를 내뱉는다라....... 저도 처음 알았구요.
구글링을 통해서 찾아봐야 할 것 같습니다. 찾게되면 공유드릴께요. 남겨주셔서 감사합니다 :)
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음 찾아봤는데, "naming" 수정 으로 이 이슈가 해결되는 건 아닌 것 같다는 생각이 드네요. 딱 저 에러만 봐서는 모르겠습니다.
참고한 링크들 첨부드립니다. (찜찜하시면 다른 부분에 문제가 있었는지 확인해보세요)
즐공하세요 :)
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