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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 5장] LED 깜박이기 (PL 영역을 사용해보자 + Clock Frequency 를 이해하고 계신가요?) - 실습편

create block design error

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[BD 41-1348] Reset pin /led_0/rst (associated clock /led_0/clk) is connected to asynchronous reset source /processing_system7_0/FCLK_RESET0_N. This may prevent design from meeting timing. Please add Processor System Reset module to create a reset that is synchronous to the associated clock source /processing_system7_0/FCLK_CLK0.

이라고 나오는데 왜 이런건가요?

임베디드 fpga

답변 1

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설계독학맛비

지식공유자

안녕하세요 :)

영상과 동일하게 따라하셨는데, 해당 에러가발생을 하신건지 궁금합니다.

제가 드린 프로젝트 파일하고, 직접하신 프로젝트하고 비교해보시면서, 다른점을 찾는 것도 좋은 방법이라 생각해요.

확인해보시고, 답글 주세요 :)

질문자

top module에서 reset에 _n을 붙여주니까 됐어요. 근데 DUT에서 reset을 negedge로 짜주는데 이것과 상관없이 active low이면 _n을 무조건 붙여줘야 하는건가요? 문법 같은건가요? simulation에서는 상관없던데ㅠ

설계독학맛비

지식공유자

naming 수정으로 해결하셨다고 이해했습니다! reset 의 pos, neg 의 암묵적인 네이밍 룰이긴 한데.. 이걸 툴이 인식해서.. 에러를 내뱉는다라....... 저도 처음 알았구요.

구글링을 통해서 찾아봐야 할 것 같습니다. 찾게되면 공유드릴께요. 남겨주셔서 감사합니다 :)

설계독학맛비

지식공유자

음 찾아봤는데, "naming" 수정 으로 이 이슈가 해결되는 건 아닌 것 같다는 생각이 드네요. 딱 저 에러만 봐서는 모르겠습니다.

참고한 링크들 첨부드립니다. (찜찜하시면 다른 부분에 문제가 있었는지 확인해보세요)

즐공하세요 :)

https://support.xilinx.com/s/question/0D52E00006hpg23/bd-411348-reset-pin-is-connected-to-asynchronous-reset-source-i-get-this-error-message-but-cant-see-how-my-signal-is-asynchronous?language=zh_CN

https://www.element14.com/community/thread/66753/l/got-critical-warning-following-the-tutorial-zynq-7000-ap-soc-concepts-tools-and-techniques

질문자

이게 보니까 _n을 붙여주면 assosiate clock에 체크가 안되는데 안붙여주면 자동으로 체크가되어서 따로 풀어줘야하는거 같습니다.

감사합니다!!

설계독학맛비

지식공유자

와... 처음 알았습니다.

제가 감사드립니다! 즐공하세요 :)

작성한 질문수