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Carry4 에 관한 질문 입니다.(강의랑 직접적인 관련은 없지만 간단한 질문인데... 여쭤봐도 될까요?)
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안녕하세요 수강생 입니다.
공지사항에 올려주신 내용을 보고 질문을 올리기 죄송하지만 도무지 물을 곳이 없어... 여쭈어 봅니다.
제가 최근 CARRY4 (기본 제공 소자)를 딜레이 소자로 활용하여 TDC(Time-to-Digital converter)를 만드는 공부를 시작했습니다.
많은 논문도 참고하였구요.. 그런데 implementation 하고 한 개의 CARRY4에서 출력되는 C[0], .. [3], 4개의 출력들 간 딜레이가 시뮬레이션 되지 않더라구요... (물론 post-implementation 시뮬레이션 하였습니다.)
물론 CARRY4 출력을 보고자 I/O로 연결하여 시뮬레이션 하면 배선 딜레이 차이때문인지 출력 간 딜레이가 확인됩니다.
하지만 CARRY4 출력을 내부 DFF에서 캡쳐해서 사용할 거라 Wire 연결로 확인하면 딜레이가 전혀 없이 나오는데...
논문 저자들에게 물으면 시뮬레이션이 된다고 하네요... 도무지 시뮬레이션 되는게 맞는건지 안되는게 맞는건지 혼란스럽기만 하네요...
혹시 해당 경험을 해보신 적 있지 않을까 하여 고수님에게 염치를 불구하고 문의드려 봅니다.
감사합니다.
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안녕하세요 :)
새벽에 질문을 올려주시고, 고민이 많으 셨나봅니다.
우선, "정확하게는 저도 잘 모른다" 라는 문장으로 시작을 해보겠습니다. (다 알고 있진 않겠죠.. ㅠ)
Post impl sim 에서, 내부 wire 들의 delay 가 고려 안된 simulation 이 되고 있다.
라고 이해를 했구요.
post impl 을 위한 netlist 와 timing 관련된 정보가 필요해 보입니다.
simulation tool 은 vivado 를 사용하고 계시지는 않겠지만, tool 에서 원하는 정보는 일맥상통 하기 때문에, 해당 방법을 참고하셔서 적용을 해보심이 좋을 것 같아요.
https://support.xilinx.com/s/article/63988?language=en_US
위 링크에서 보시면, netlist 를 추출하면서 sdf (Standard Delay Format) 파일을 같이 추출하도록 되어있습니다.
ASIC 용이라면 (post impl 이라는 용어를 썼으니까 FPGA 일 수 있는데), Design Compiler 와 같은 synthesis tool 을 사용하셨으리라 예상이 되구요. vivado 의 sdf 추출처럼. 합성 툴에서 최종 netlist 를 추출할때, sdf 파일을 같이 추출할 수 있을 거라 생각돼요.
정리하면
1. 최종 netlist 추출시, sdf 파일도 같이 추출한다.
2. post sim 에서 netlist + sdf 파일을 물려서 simulation 을 한다.
즐공하세요 :)
감사합니다. 빠르고 친절한 답변에 정말정말 감사합니다.