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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 19장] HW 가속기 설계 연습. 8b 곱셈 Core 설계 - 실습편

SW에서 필요한 메모리

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안녕하세요,
 
1. 수업 [FPGA 19장] 10:50 경
4byte*4096*2ea = 32768byte + (추가 malloc 16384 byte) 이라는 자막이 등장하는데, 32768byte는 어디서 기인하는지 이해를 하였는데, 여기서 (추가 malloc 16384 byte)는 어디서 갑자기 생긴 건지 별다른 설명이 없어서 이 부분이 궁금합니다.
 
2. 또한 lscript에서 stack size와 head size를 더 크게 변경해주는데 이때 다루는 메모리 영역은 PS 영역인가요? PL 영역인가요? (arm 칩이겠죠...?)
 
3. 또한 lscript에서 stack size와 head size를 더 크게 변경해주는데 그 limit, 혹은 한도가 존재할텐데 그 제한점은 어디서 확인할 수 있으며, 만약 그 메모리가 부족하다면, 더 추가할 수 있는지 궁금합니다.
 
감사합니다.
 

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안녕하세요 :)

 

1. 수업 [FPGA 19장] 10:50 경
4byte*4096*2ea = 32768byte + (추가 malloc 16384 byte) 이라는 자막이 등장하는데, 32768byte는 어디서 기인하는지 이해를 하였는데, 여기서 (추가 malloc 16384 byte)는 어디서 갑자기 생긴 건지 별다른 설명이 없어서 이 부분이 궁금합니다.
malloc 이 총 3개가 되어 있구요.
- hw+sw (32768)
- write_buf (16384)
이렇게 이해해주시면 될 것 같아요.
 
 
 
2. 또한 lscript에서 stack size와 head size를 더 크게 변경해주는데 이때 다루는 메모리 영역은 PS 영역인가요? PL 영역인가요? (arm 칩이겠죠...?)
Yes (PS)
 
3. 또한 lscript에서 stack size와 head size를 더 크게 변경해주는데 그 limit, 혹은 한도가 존재할텐데 그 제한점은 어디서 확인할 수 있으며, 만약 그 메모리가 부족하다면, 더 추가할 수 있는지 궁금합니다.
 
해당 부분은 저도 자세히는 모르지만, 문서를 찾아보니까. (firmware 엔지니어 분이 잘 아실 것 같긴하네요)
PS 가 접근 가능한 최대 메모리는 크기는 1GB 일 것 같아요.
정답은 아닙니다 ㅎ 그럴 것 같다? 수준의 확신이에요.
즐공하세요 :)
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