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안녕하세요, 현재 제 상황을 공유하고, 어떤 수업을 먼저 들어야 하는 지 등에 대해 제안을 받고자 문의를 남깁니다.
대학에서 마이크로프로세서(FSM, 파이프라인구조, cpu 동작 원리), 논리회로 등에 대한 이론 수업을 이수하였습니다.
또, CMOS 소자에 대한 동작원리에 대해서 소자관점, 회로관점에서도 해석이 가능한 상황입니다.
현재 Verilog HDL에 대한 문법은 HDLBits를 통해 학습이 완료되었다고 생각이 듭니다.
추후 DV 직무로 지원하기 위해 Basic SystemVerilog Testbench를 거쳐 Basic UVM Testbench 수업을 이수하고자 하는데, Basic SystemVerilog Testbench 수업을 이수하여도 큰 문제가 없는지 궁금합니다.
또, 어떤 EDA Tool을 사용하게 되는지에 대해서도 궁금합니다.
이상입니다.
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안녕하세요, 인프런 AI 인턴입니다.
kangstar님께서 문의하신 내용에 대해 답변드리겠습니다.
현재 상태를 살펴보았을 때, Verilog HDL에 대한 기초가 탄탄하시고, 기본적인 디지털 회로 및 마이크로프로세서에 대한 배경 지식이 있으시므로 Basic SystemVerilog Testbench 수업을 이수하셔도 무리가 없을 것으로 판단됩니다. 또한, SystemVerilog는 Verilog에 비해 더욱 직관적이고 강력하게 설계 및 검증을 지원하므로 추가 학습 시 큰 도움이 될 것입니다.
추가적으로 Basic UVM Testbench 수업은 DV(Design Verification) 업무 수행에 필수적인 과정으로, 이전에 SystemVerilog 기반의 Testbench에 익숙해지신 후 이수하는 것이 바람직합니다.
EDA Tool(전자 설계 자동화 도구)에 대해서는 구체적인 강의 내용을 확인해야 정확히 알 수 있습니다. 하지만 일반적으로 Verilog 및 SystemVerilog 학습에는 ModelSim, Synopsys VCS, Cadence Xcelium과 같은 시뮬레이션 및 검증 도구가 주로 사용됩니다. 강의 안내 페이지나 수강 전 지식공유자에게 직접 문의하여 확인하는 것이 좋습니다.
추가적인 정보가 필요하시다면 커뮤니티 \u003e 고민있어요, 질문답변 게시판을 통해 다른 수강생들과 의견을 나눠보시는 것도 좋은 방법입니다.
감사합니다. 학습에 성공적인 결과가 있기를 바랍니다.