[2주 합성 실습 챌린지 9기] 실무환경(Synopsys Design Compiler) RTL 합성

모집 일정: 2026-09-07 ~ 2026-09-21 강의 일정: 2026-09-22 ~ 2026-10-05 내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습