Hỏi & Đáp
output, reg 선언
위에 질문은 AI 인턴이 첨부한 이전 질문을 통해 해결했습니다! (그저 스타일이였군요 ㅎㅎ) 추가로 제미나이와 얘기하던 중, 현재는 Sytemverilog에서는 reg, wire타입을 모두 합친 logic으로 대부분의 신호를 선언한다고 하는데 이는 사실인가요? 만약 그렇다면 툴이 자동으로 변환하여 합성한다는 장점은 있겠지만 더욱 더 latch가 발생하지 않았는지 신경을 써야할 것같은데 제가 생각하는 것이 맞는지 궁금합니다.
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