inflearn logo
강의

Khóa học

Chia sẻ kiến thức
inflearn logo
NEW
Programming

/

etc. (Programming)

Vị trí triển khai ASIC cho Foundry & Fabless: Từ RTL đến GDSII

Khuyến nghị bạn học trực tuyến về FLOW tổng thể của ASIC, đồng thời tham gia các khóa đào tạo trực tiếp do Học viện Bán dẫn Hàn Quốc và các đơn vị khác tổ chức để thực hiện toàn bộ dự án và xây dựng portfolio.

2 học viên đang tham gia khóa học này

Độ khó Cơ bản

Thời gian 12 tháng

synthesis
synthesis
asic
asic
FPGA
FPGA
rtl
rtl
synthesis
synthesis
asic
asic
FPGA
FPGA
rtl
rtl

Bạn sẽ nhận được điều này sau khi học.

  • Bạn có thể hiểu được FLOW tổng thể và công việc liên quan đến ASIC.

  • Bạn có thể tìm hiểu khái quát và cách sử dụng các công cụ EDA một cách ngắn gọn.

  • Khóa học cung cấp đầy đủ RTL/DFT/PI/PD, từ thiết kế RTL đến PnR & Post-Simulation.

  • RTL: Synopsys-VCS, Cadence-Xcelium, Siemens-Questa, gỡ lỗi FSDB bằng Verdi

  • PI: Tổng hợp (Design-Compiler), LEC (Formality), STA (PrimeTime), DFT (SCAN/ATPG)

  • PD: Tự động P&R (Synopsys-ICC2, Cadence-Innovus), DRC/LVS (Calibre)

  • Bài giảng lý thuyết về quy trình tổng thể triển khai ASIC

Khuyến nghị cho
những người này

Khóa học này dành cho ai?

  • Ứng viên đang chuẩn bị xin việc, dù chuyên ngành điện tử nhưng muốn biết công việc thực tế tại công ty là gì.

  • Sinh viên và người đang chuẩn bị tìm việc muốn xin việc tại các công ty thiết kế hoặc công ty fabless.

Cần biết trước khi bắt đầu?

  • Lệnh Linux, lệnh VI, TCL

Xin chào
Đây là kcmin000016345

Xác minh sự nghiệp

Tôi có khoảng 25 năm kinh nghiệm với tư cách là kỹ sư và chuyên gia tư vấn liên quan đến ASIC. Tôi có 4 năm kinh nghiệm thiết kế RTL, 10 năm về Frontend PI, 5 năm làm AE EDA, và hơn 5 năm làm giảng viên cũng như chuyên gia tư vấn về ASIC Implementation & DFT.

Chương trình giảng dạy

Tất cả

12 bài giảng ∙ (1giờ 39phút)

Tài liệu khóa học:

Tài liệu bài giảng
Ngày đăng: 
Cập nhật lần cuối: 

Đánh giá

Chưa có đủ đánh giá.
Hãy trở thành tác giả của một đánh giá giúp mọi người!

Khóa học tương tự

Khám phá các khóa học khác trong cùng lĩnh vực!

Thực hành tự động hóa thiết kế mạch analog/digital dựa trên AI - Thiết kế và kiểm chứng IP LDO/AXI-Lite trong thực tế công việc

samcoach

6.122.669 ₫

Trung cấp trở lên / Python, system-verilog, uvm, batch-script, rtl

4.6

(8)

100+

Đây là khóa học thực hành về "Tự động hóa thiết kế/kiểm chứng mạch dựa trên AI" theo yêu cầu thực tế từ "Samsung Electronics và SK Hynix". Khóa học giúp hoàn thiện năng lực tự động hóa thiết kế/kiểm chứng LDO IP dựa trên TSMC 180nm PDK + hiện thực hóa AXI-Lite RTL dựa trên AI + tự động hóa Regression bằng Python/TCL/Batch Script.

Trung cấp trở lên

Trung cấp trở lên

Python, system-verilog, uvm

Thực hành tự động hóa thiết kế mạch analog/digital dựa trên AI - Thiết kế và kiểm chứng IP LDO/AXI-Lite trong thực tế công việc

samcoach

6.122.669 ₫

Trung cấp trở lên / Python, system-verilog, uvm, batch-script, rtl

4.6

(8)

100+
Triển khai hệ thống Ethernet thực tế học từ FPGA – Thiết kế truyền thông Gigabit dựa trên TEMAC IPHình thu nhỏ khóa học

Triển khai hệ thống Ethernet thực tế học từ FPGA – Thiết kế truyền thông Gigabit dựa trên TEMAC IP

EasyFPGA

1.030.257 ₫

Cơ bản / Verilog HDL, FPGA, ethernet, xilinx, vivado

2.7

(3)

Nhiệm vụ
Nhiệm vụ

Khóa học này giới thiệu phương pháp thiết kế hệ thống truyền thông Gigabit Ethernet sử dụng AMD FPGA và TEMAC IP. Chúng ta sẽ tạo và cấu hình TEMAC IP trong Vivado, kết nối với module Top để thiết kế một hệ thống phần cứng có khả năng truyền và nhận khung Ethernet ở tốc độ 1Gbps. Các khái niệm cơ bản về giao thức Ethernet, cấu trúc khung, phương pháp gỡ lỗi (như ILA, Wireshark) cũng sẽ được học cùng nhau. Thiết kế RTL phản hồi ARP và truyền UDP, sau đó đo lường hiệu suất trên PC.

Cơ bản

Cơ bản

Verilog HDL, FPGA, ethernet

Triển khai hệ thống Ethernet thực tế học từ FPGA – Thiết kế truyền thông Gigabit dựa trên TEMAC IPHình thu nhỏ khóa học

Triển khai hệ thống Ethernet thực tế học từ FPGA – Thiết kế truyền thông Gigabit dựa trên TEMAC IP

EasyFPGA

1.030.257 ₫

Cơ bản / Verilog HDL, FPGA, ethernet, xilinx, vivado

2.7

(3)

Nhiệm vụ
Nhiệm vụ
Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)Hình thu nhỏ khóa học

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)

alex

2.266.565 ₫

Cơ bản / Verilog HDL, FPGA

Bài giảng này sẽ triển khai DDR Memory Arbiter.

Cơ bản

Cơ bản

Verilog HDL, FPGA

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)Hình thu nhỏ khóa học

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)

alex

2.266.565 ₫

Cơ bản / Verilog HDL, FPGA

Cơ bản về FPGAHình thu nhỏ khóa học

Cơ bản về FPGA

EasyFPGA

Miễn phí

Nhập môn / Verilog HDL, FPGA, system-verilog

4.7

(44)

600+

Trong khóa học này, chúng ta sẽ tìm hiểu khái niệm cơ bản và nguyên lý hoạt động của FPGA, cũng như ưu điểm của FPGA và sự khác biệt với ASIC. Tiếp theo, chúng ta sẽ được giải thích về quy trình thiết kế FPGA và các lĩnh vực thiết kế FPGA chi tiết. Tìm hiểu các loại và vai trò của công cụ phát triển FPGA, và tiến hành cài đặt Vivado, công cụ phát triển FPGA của AMD. Thông qua thực hành thiết kế ví dụ đơn giản, bạn sẽ trải nghiệm quá trình thiết kế FPGA.

Nhập môn

Nhập môn

Verilog HDL, FPGA, system-verilog

Cơ bản về FPGAHình thu nhỏ khóa học

Cơ bản về FPGA

EasyFPGA

Miễn phí

Nhập môn / Verilog HDL, FPGA, system-verilog

4.7

(44)

600+
Thiết kế CPU RISC-V để triển khai trên FPGA ② Tự xây dựng TinyRV32I với pipeline 5 tầngHình thu nhỏ khóa học

Thiết kế CPU RISC-V để triển khai trên FPGA ② Tự xây dựng TinyRV32I với pipeline 5 tầng

EdgeChipLab

3.414.565 ₫

Trung cấp trở lên / Architecture, FPGA, verilog, cpu, riscv, AI, rtl

Bắt đầu từ nguyên lý hoạt động của các lệnh RISC-V, đây là khóa học thực hành thiết kế CPU 32-bit với cấu trúc pipeline 5 tầng, hoàn thiện từ việc triển khai Verilog RTL, kiểm chứng bằng mô phỏng cho đến chạy thực tế trên FPGA. Trong số 40 lệnh của RV32I, khóa học lựa chọn 14 lệnh cần thiết để tìm hiểu cấu trúc cốt lõi của CPU và từng bước xây dựng TinyRV32I. Bạn sẽ trực tiếp thiết kế và kiểm chứng các cấu trúc cốt lõi tạo nên một CPU thực tế, bao gồm datapath, thanh ghi pipeline, ALU và mạch điều khiển, Branch, Hazard, Stall·Flush, Memory-Mapped I/O, v.v. Khóa học cung cấp Verilog RTL, Testbench, chương trình Assembly, Memory Image và tệp ràng buộc FPGA được sử dụng trong bài giảng. Cuối cùng, bạn sẽ chạy chương trình thực tế trên FPGA Arty S7-25 bằng chính CPU do mình thiết kế. Khóa học không kết thúc tại đây. Sau khi hoàn thiện cấu trúc cốt lõi của CPU thông qua TinyRV32I, bạn sẽ tiếp tục với lộ trình thiết kế CPU theo từng giai đoạn, mở rộng thành Full RV32I CPU hỗ trợ toàn bộ 40 lệnh RV32I trong các khóa học tiếp theo.

Trung cấp trở lên

Trung cấp trở lên

Architecture, FPGA, verilog

Thiết kế CPU RISC-V để triển khai trên FPGA ② Tự xây dựng TinyRV32I với pipeline 5 tầngHình thu nhỏ khóa học

Thiết kế CPU RISC-V để triển khai trên FPGA ② Tự xây dựng TinyRV32I với pipeline 5 tầng

EdgeChipLab

3.414.565 ₫

Trung cấp trở lên / Architecture, FPGA, verilog, cpu, riscv, AI, rtl

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)

alex

2.266.565 ₫

Cơ bản / Verilog HDL, FPGA

5.0

(3)

Bài giảng này thực hiện triển khai DDR Memory Arbiter.

Cơ bản

Cơ bản

Verilog HDL, FPGA

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)

alex

2.266.565 ₫

Cơ bản / Verilog HDL, FPGA

5.0

(3)

Làm chủ Verilog của 설계독학 Season 2 (Trùm cuối Test Code thực tế: Hoàn thiện tấm vé nhảy việc với các bài toán khó)Hình thu nhỏ khóa học

Làm chủ Verilog của 설계독학 Season 2 (Trùm cuối Test Code thực tế: Hoàn thiện tấm vé nhảy việc với các bài toán khó)

semisgdh

5.681.130 ₫

Trung cấp trở lên / Verilog HDL, FPGA, system-verilog, rtl

5.0

(1)

Phản hồi thường xuyên
Phản hồi thường xuyên

Nếu như Phần 1 là để kiểm tra năng lực và củng cố kiến thức cơ bản, thì Phần 2 là khóa huấn luyện thực chiến cô đọng chỉ dành riêng cho việc 'trúng tuyển và chuyển việc'. Vượt qua những kiến thức ngữ pháp đơn thuần hay cấp độ cổng logic (gate level), bạn sẽ được trực tiếp thiết kế các mô-đun có độ khó cao nhất thường xuất hiện trong các bài kiểm tra lập trình và môi trường làm việc thực tế tại các tập đoàn lớn/công ty nước ngoài (như CDC, FIFO đồng bộ/bất đồng bộ, AMBA APB, SPI, I2C, bộ lọc FIR, v.v.). Bạn có cần một năng lực thiết kế vững chắc để không bị lung lay trước những câu hỏi dồn dập từ người phỏng vấn? Tôi đã gói gọn tất cả bí quyết thực chiến của ETA - người đã chuyển việc thành công từ một trường đại học địa phương sang công ty bán dẫn nước ngoài - cùng những bài toán kiểm tra lập trình khó nhất vào khóa học này. Mùa cuối cùng, hãy hoàn thiện tấm vé thông hành cho việc chuyển việc của bạn.

Trung cấp trở lên

Trung cấp trở lên

Verilog HDL, FPGA, system-verilog

Làm chủ Verilog của 설계독학 Season 2 (Trùm cuối Test Code thực tế: Hoàn thiện tấm vé nhảy việc với các bài toán khó)Hình thu nhỏ khóa học

Làm chủ Verilog của 설계독학 Season 2 (Trùm cuối Test Code thực tế: Hoàn thiện tấm vé nhảy việc với các bài toán khó)

semisgdh

5.681.130 ₫

Trung cấp trở lên / Verilog HDL, FPGA, system-verilog, rtl

5.0

(1)

Phản hồi thường xuyên
Phản hồi thường xuyên
Thiết kế CPU RISC-V để triển khai FPGA ① Tìm hiểu cấu trúc lệnh và nguyên lý thực thi RV32I bằng PythonHình thu nhỏ khóa học

Thiết kế CPU RISC-V để triển khai FPGA ① Tìm hiểu cấu trúc lệnh và nguyên lý thực thi RV32I bằng Python

EdgeChipLab

765.334 ₫

Cơ bản / riscv, cpu-architecture, instruction-set-architecture, FPGA, Computer Architecture

5.0

(1)

Khi quyết định tự xây dựng một CPU, phần lớn mọi người thường bắt đầu bằng việc tìm sơ đồ mạch. Nhưng ngay khi mở bản vẽ ra, những câu hỏi không thể trả lời xuất hiện. Tại sao khối này phải nằm ở đây? Tại sao cổng đọc thanh ghi lại có hai cái? Tất cả câu trả lời đều nằm trong tập lệnh. Khi biết tập lệnh yêu cầu điều gì, ta sẽ xác định được cần những mạch nào. Làm theo thứ tự ngược lại thì không được. Đã có khá nhiều khóa học về RISC-V. Nhưng phần lớn chỉ hiển thị một giá trị trên slide, nói “nó hoạt động như thế này” rồi chuyển sang phần tiếp theo. Người học không có cách nào kiểm chứng giá trị đó có đúng hay không. Khóa học này đi kèm một trình mô phỏng thực thi lệnh bằng Python. Khi nhập run ADD, mã máy sẽ được lắp ráp ngay tại chỗ, 32 bit sẽ được phân tách theo từng trường, và sự thay đổi của các thanh ghi sẽ hiển thị trên màn hình. Mọi con số trong giáo trình đều là kết quả chạy từ công cụ này và sẽ được tái hiện y hệt trên màn hình của bạn. Trình gỡ lỗi thương mại cần giấy phép, còn trình mô phỏng thì vướng ở khâu cài đặt. Công cụ này chỉ cần có Python là đủ. Không cần bo mạch, giấy phép hay cài đặt. Đây là quá trình trực tiếp thực thi toàn bộ 40 lệnh RV32I, không bỏ sót một lệnh nào, để tự mình khám phá xem mạch cần phải làm gì.

Cơ bản

Cơ bản

riscv, cpu-architecture, instruction-set-architecture

Thiết kế CPU RISC-V để triển khai FPGA ① Tìm hiểu cấu trúc lệnh và nguyên lý thực thi RV32I bằng PythonHình thu nhỏ khóa học

Thiết kế CPU RISC-V để triển khai FPGA ① Tìm hiểu cấu trúc lệnh và nguyên lý thực thi RV32I bằng Python

EdgeChipLab

765.334 ₫

Cơ bản / riscv, cpu-architecture, instruction-set-architecture, FPGA, Computer Architecture

5.0

(1)

Triển khai UART trên FPGAHình thu nhỏ khóa học

Triển khai UART trên FPGA

EasyFPGA

588.718 ₫

Cơ bản / FPGA, system-verilog, uart, vivado

5.0

(3)

Nhiệm vụ
Nhiệm vụ

UART là một phương thức giao tiếp nối tiếp cơ bản và được sử dụng rộng rãi, là một chủ đề học tập rất phù hợp cho người mới bắt đầu tiếp cận thiết kế FPGA. Trong khóa học này, chúng ta sẽ tìm hiểu chi tiết về nguyên lý giao tiếp và cấu trúc khung của UART, sau đó tiến hành quá trình tự triển khai logic truyền nhận thông qua thiết kế RTL (Register Transfer Level) dựa trên hiểu biết đó. Bằng cách triển khai UART trên FPGA, bạn có thể phát triển một cách có hệ thống năng lực thiết kế mạch kỹ thuật số và tích lũy kinh nghiệm kiểm tra hoạt động ở cấp độ phần cứng thực tế thông qua mô phỏng và kiểm định. Ngoài ra, bạn cũng sẽ học cách sử dụng Soft Processor như MicroBlaze và Xilinx UART IP, từ đó hiểu rộng hơn về quy trình thiết kế hệ thống dựa trên bộ xử lý và cấu hình giao diện. Qua đó, bạn có thể trang bị năng lực phát triển toàn diện, bao gồm cả thiết kế logic và thiết kế bộ xử lý.

Cơ bản

Cơ bản

FPGA, system-verilog, uart

Triển khai UART trên FPGAHình thu nhỏ khóa học

Triển khai UART trên FPGA

EasyFPGA

588.718 ₫

Cơ bản / FPGA, system-verilog, uart, vivado

5.0

(3)

Nhiệm vụ
Nhiệm vụ

Giảm 25% cho thành viên mới

529.842 ₫

25%

706.462 ₫