Hoàn thiện lý thuyết thiết kế CPU RISC-V | Từ lệnh RV32I đến pipeline 5 tầng và các xung đột (hazard)

Học một cách có hệ thống từ tập lệnh RISC-V RV32I đến cấu trúc bên trong của CPU pipeline 5 giai đoạn. Phân tích nguyên lý hoạt động của Datapath, Control Signal, Pipeline Register và các cơ chế xử lý Hazard như Forwarding, Stall, Flush theo từng chu kỳ, qua đó hoàn thiện nền tảng lý thuyết cho thiết kế Verilog RTL và triển khai trên FPGA.