Thiết kế bus AMBA AXI4 và triển khai trên FPGA — từ RTL đến tích hợp hệ thống

Học từng bước từ các nguyên lý cơ bản của giao thức AMBA AXI4, thiết kế Verilog RTL, kiểm chứng mô phỏng bằng Vivado đến triển khai trên FPGA. Thông qua truyền đọc/ghi đơn, truyền Burst, phân xử đa master và giải mã địa chỉ, hoàn thiện interconnect 2-Master × 2-Slave. Ngoài ra, phát triển năng lực nền tảng phần cứng để thiết kế SoC kết nối CPU RISC-V với bộ nhớ, DMA và các thiết bị ngoại vi, cũng như port FreeRTOS.