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Thực hành Verilog HDL Season 2 của Seolgye Dokhak Matbi (Chinh phục hoàn toàn AMBA AXI4)

Hãy cùng 설계독학 (Tự học thiết kế) tích lũy kinh nghiệm thiết kế AMBA AXI4 - nền tảng của SoC Bus và kiểm thử VIP bằng cách sử dụng Verilog HDL!

(4.9) 54 đánh giá

608 học viên

Độ khó Trung cấp trở lên

Thời gian Không giới hạn

semisgdh

Verilog HDL

FPGA

amba

Embedded

Verilog HDL

FPGA

amba

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Chưa giải quyết
1장. 우분투 환경 셋업 관련 질문드립니다.
안녕하세요 🙂[1. 질문 챕터] :1장 환경 세팅 강의에서<
환경세팅
환경셋업
환경
kangkaist196807
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một tháng trước
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42
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Chưa giải quyết
34장의 맛비 패턴 generator 관련 질문입니다!
안녕하세요 🙂[1. 질문 챕터
verilog-hdl
fpga
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amba
dlrwo14752777
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3 tháng trước
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87
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Đã giải quyết
34장과 35장에서 설계한 IP는 DDI의 구조를 설계한 것인가요?
안녕하세요 🙂[1. 질문 챕터
verilog-hdl
fpga
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amba
dlrwo14752777
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4 tháng trước
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81
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Chưa giải quyết
[HDL 32장-2부] 참고 링크 관련
안녕하세요 🙂[1. 질문 챕터
verilog-hdl
fpga
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amba
wwa99819313
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4 tháng trước
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99
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Chưa giải quyết
[HDL 22장] F/F CE 관련 질문
안녕하세요 🙂[1. 질문 챕터
verilog-hdl
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amba
wwa99819313
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5 tháng trước
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Chưa giải quyết
13강에 언급된 강의 내용 질문
안녕하세요 맛비님. 혹시 13강 40초쯤 AXI4-Lite를 Season1에서 다루었다고 나왔는데 혹시 Season1 몇강인지 여쭤볼 수
verilog-hdl
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amba
lemmon78198028
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6 tháng trước
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101
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Chưa giải quyết
22장 vaild/ready
22장 4m쯤 Module 부분입니다. s_ready를 보면m_val
verilog-hdl
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amba
20231117629434
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7 tháng trước
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output, reg 선언
안녕하세요 🙂설계독학맛비님이 작성하신 코드를
verilog-hdl
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amba
20231117629434
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7 tháng trước
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gvim
안녕하세요 🙂 veri
verilog-hdl
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amba
20231117629434
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7 tháng trước
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fifo의 stall과 퍼포먼스 드랍
암바 강의 25장 6분 10초 질문드려요.hw의 stall은 empty와 full이 발생될 때 일어난다 하셨는데, 강의에서 예시로 들어준,<p style=
verilog-hdl
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amba
akflffltls8001
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8 tháng trước
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Chưa giải quyết
Design Valid I/F
HDL 22장 8분 쯤에Design Valid I/F를 Season1에서 했다고 했는데어디서 했을까요?
verilog-hdl
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amba
achieve123455556
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24/08/2025
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Chưa giải quyết
valid/ready 스트림 구조 관련 질문이 있습니다!
안녕하세요 맛비님! 개인 실습 중 질문이 있어 질문드리게 된점 양해부탁드립니다. 먼저 현재 실습
verilog-hdl
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amba
Không có tác giả
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19/08/2025
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IDLE state의 시점관련
안녕하세요 🙂 안녕하세요, 맛비님
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amba
ganghyeonsu7531381
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15/08/2025
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Chưa giải quyết
skid buffer의 handshake 방향이 반대로 되어 있는 이유
안녕하세요 🙂[1. 질문 챕터
verilog-hdl
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amba
asicfpga113
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12/08/2025
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Chưa giải quyết
[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?
안녕하세요 맛비님🙂정말 하나부터 열까지 많이 배우고 있습니다 !맛비님께서 공사가 다망하
verilog-hdl
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amba
axi
Không có tác giả
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28/07/2025
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Đã giải quyết
system verilog 사용이유.
안녕하세요! 해당 모듈에 대한 테스트벤치 코드를 system verilog 코드로 구현하셨는데 특별히 이유가 있는지 여쭤보고 싶습니다! <p st
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amba
info0780
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24/07/2025
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Chưa giải quyết
AXI_VIP 사용 시 glitch 발생
안녕하세요 🙂안녕하세요, 맛비님 강의 잘 듣
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amba
pjhyun05469492
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23/07/2025
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Chưa giải quyết
왜 배속이 안되요?
막아 놓으신건가요?*인프런 운영에도 질문 넣었습니다.
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amba
yeongduee
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14/07/2025
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Chưa giải quyết
다이어그램 이해
안녕하세요 🙂[1. 질문 챕터
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soojin96182298
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04/07/2025
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27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
안녕하세요 🙂[1. 질문 챕터
verilog-hdl
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amba
20246200437947
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26/06/2025
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110
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