BEST

Thực hành Verilog HDL Season 2 của Seolgye Dokhak Matbi (Chinh phục hoàn toàn AMBA AXI4)

Hãy cùng 설계독학 (Tự học thiết kế) tích lũy kinh nghiệm thiết kế AMBA AXI4 - nền tảng của SoC Bus và kiểm thử VIP bằng cách sử dụng Verilog HDL!

(4.9) 49 đánh giá

578 học viên

Độ khó Trung cấp trở lên

Thời gian Không giới hạn

semisgdh

Verilog HDL

FPGA

amba

Embedded

Verilog HDL

FPGA

amba

Embedded

Chưa giải quyết
[HDL 32장-2부] 참고 링크 관련
안녕하세요 🙂[1. 질문 챕터
verilog-hdl
fpga
임베디드
amba
wwa99819313
・
10 ngày trước
1
35
2
Chưa giải quyết
[HDL 22장] F/F CE 관련 질문
안녕하세요 🙂[1. 질문 챕터
verilog-hdl
fpga
임베디드
amba
wwa99819313
・
23 ngày trước
1
44
2
Chưa giải quyết
13강에 언급된 강의 내용 질문
안녕하세요 맛비님. 혹시 13강 40초쯤 AXI4-Lite를 Season1에서 다루었다고 나왔는데 혹시 Season1 몇강인지 여쭤볼 수
verilog-hdl
fpga
임베디드
amba
lemmon78198028
・
2 tháng trước
1
61
2
Chưa giải quyết
22장 vaild/ready
22장 4m쯤 Module 부분입니다. s_ready를 보면m_val
verilog-hdl
fpga
임베디드
amba
20231117629434
・
3 tháng trước
1
97
1
Chưa giải quyết
output, reg 선언
안녕하세요 🙂설계독학맛비님이 작성하신 코드를
verilog-hdl
fpga
임베디드
amba
20231117629434
・
3 tháng trước
1
79
3
Chưa giải quyết
gvim
안녕하세요 🙂 veri
verilog-hdl
fpga
임베디드
amba
20231117629434
・
3 tháng trước
1
62
1
Chưa giải quyết
fifo의 stall과 퍼포먼스 드랍
암바 강의 25장 6분 10초 질문드려요.hw의 stall은 empty와 full이 발생될 때 일어난다 하셨는데, 강의에서 예시로 들어준,<p style=
verilog-hdl
fpga
임베디드
amba
akflffltls8001
・
4 tháng trước
1
59
2
Chưa giải quyết
Design Valid I/F
HDL 22장 8분 쯤에Design Valid I/F를 Season1에서 했다고 했는데어디서 했을까요?
verilog-hdl
fpga
임베디드
amba
achieve123455556
・
8 tháng trước
1
74
2
Chưa giải quyết
valid/ready 스트림 구조 관련 질문이 있습니다!
안녕하세요 맛비님! 개인 실습 중 질문이 있어 질문드리게 된점 양해부탁드립니다. 먼저 현재 실습
verilog-hdl
fpga
임베디드
amba
Không có tác giả
・
8 tháng trước
1
88
2
Chưa giải quyết
IDLE state의 시점관련
안녕하세요 🙂 안녕하세요, 맛비님
verilog-hdl
fpga
임베디드
amba
ganghyeonsu7531381
・
8 tháng trước
1
63
2
Chưa giải quyết
skid buffer의 handshake 방향이 반대로 되어 있는 이유
안녕하세요 🙂[1. 질문 챕터
verilog-hdl
fpga
임베디드
amba
asicfpga113
・
9 tháng trước
1
109
3
Chưa giải quyết
[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?
안녕하세요 맛비님🙂정말 하나부터 열까지 많이 배우고 있습니다 !맛비님께서 공사가 다망하
verilog-hdl
fpga
임베디드
amba
axi
Không có tác giả
・
9 tháng trước
1
70
2
Đã giải quyết
system verilog 사용이유.
안녕하세요! 해당 모듈에 대한 테스트벤치 코드를 system verilog 코드로 구현하셨는데 특별히 이유가 있는지 여쭤보고 싶습니다! <p st
verilog-hdl
fpga
임베디드
amba
info0780
・
9 tháng trước
1
131
2
Chưa giải quyết
AXI_VIP 사용 시 glitch 발생
안녕하세요 🙂안녕하세요, 맛비님 강의 잘 듣
verilog-hdl
fpga
임베디드
amba
pjhyun05469492
・
9 tháng trước
1
96
1
Chưa giải quyết
왜 배속이 안되요?
막아 놓으신건가요?*인프런 운영에도 질문 넣었습니다.
verilog-hdl
fpga
임베디드
amba
yeongduee
・
9 tháng trước
1
114
2
Chưa giải quyết
다이어그램 이해
안녕하세요 🙂[1. 질문 챕터
verilog-hdl
fpga
임베디드
amba
soojin96182298
・
10 tháng trước
1
70
2
Chưa giải quyết
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
안녕하세요 🙂[1. 질문 챕터
verilog-hdl
fpga
임베디드
amba
20246200437947
・
10 tháng trước
1
73
2
Chưa giải quyết
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
[1. 질문 챕터] :29:00 <p st
verilog-hdl
fpga
임베디드
amba
20246200437947
・
10 tháng trước
1
89
3
Chưa giải quyết
[HDL 38장: RDMA 코드 실습편] MOR fifo에서 "ARLEN_r" 존재의 이유가 궁금합니다
안녕하세요 맛비님, 항상 좋은 강의 감사드립니다.AXI를 혼자 공부하기 정말 어려웠는데, 강의가 많은 도움이 되고 있어 앞으로도 더 advance 강의가 기다려지
verilog-hdl
fpga
임베디드
amba
goldenyoo33785
・
một năm trước
1
112
2
Chưa giải quyết
[HDL 35장 AXI-Stream I/F 실습편] sync_fifo 사용 이유
안녕하세요 🙂[HDL 35장
verilog-hdl
fpga
임베디드
amba
goldenyoo33785
・
một năm trước
1
129
1