Thực chiến Verilog HDL Season 2 của 설계독학맛비 (Chinh phục hoàn toàn AMBA AXI4)
Cùng Thiết kế Độc học, hãy tích lũy kinh nghiệm thiết kế AMBA AXI4 và kiểm chứng VIP, làm nền tảng cho SoC Bus, bằng Verilog HDL!
571 học viên
Độ khó Trung cấp trở lên
Thời gian Không giới hạn

- Chưa giải quyết
22장 vaild/ready
22장 4m쯤 Module 부분입니다. s_ready를 보면m_val
verilog-hdlfpga임베디드amba20231117629434
・
một tháng trước
1
65
1
- Chưa giải quyết
output, reg 선언
안녕하세요 🙂설계독학맛비님이 작성하신 코드를
verilog-hdlfpga임베디드amba20231117629434
・
một tháng trước
1
61
3
- Chưa giải quyết
gvim
안녕하세요 🙂 veri
verilog-hdlfpga임베디드amba20231117629434
・
2 tháng trước
1
52
1
- Chưa giải quyết
fifo의 stall과 퍼포먼스 드랍
암바 강의 25장 6분 10초 질문드려요.hw의 stall은 empty와 full이 발생될 때 일어난다 하셨는데, 강의에서 예시로 들어준,<p style=
verilog-hdlfpga임베디드ambaakflffltls8001
・
3 tháng trước
1
49
2
- Chưa giải quyết
Design Valid I/F
HDL 22장 8분 쯤에Design Valid I/F를 Season1에서 했다고 했는데어디서 했을까요?
verilog-hdlfpga임베디드ambaachieve123455556
・
6 tháng trước
1
65
2
- Chưa giải quyết
valid/ready 스트림 구조 관련 질문이 있습니다!
안녕하세요 맛비님! 개인 실습 중 질문이 있어 질문드리게 된점 양해부탁드립니다. 먼저 현재 실습
verilog-hdlfpga임베디드ambaKhông có tác giả
・
7 tháng trước
1
75
2
- Chưa giải quyết
IDLE state의 시점관련
안녕하세요 🙂 안녕하세요, 맛비님
verilog-hdlfpga임베디드ambaganghyeonsu7531381
・
7 tháng trước
1
58
2
- Chưa giải quyết
skid buffer의 handshake 방향이 반대로 되어 있는 이유
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드ambaasicfpga113
・
7 tháng trước
1
98
3
- Chưa giải quyết
[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?
안녕하세요 맛비님🙂정말 하나부터 열까지 많이 배우고 있습니다 !맛비님께서 공사가 다망하
verilog-hdlfpga임베디드ambaaxiKhông có tác giả
・
7 tháng trước
1
61
2
- Đã giải quyết
system verilog 사용이유.
안녕하세요! 해당 모듈에 대한 테스트벤치 코드를 system verilog 코드로 구현하셨는데 특별히 이유가 있는지 여쭤보고 싶습니다! <p st
verilog-hdlfpga임베디드ambainfo0780
・
7 tháng trước
1
121
2
- Chưa giải quyết
AXI_VIP 사용 시 glitch 발생
안녕하세요 🙂안녕하세요, 맛비님 강의 잘 듣
verilog-hdlfpga임베디드ambapjhyun05469492
・
8 tháng trước
1
82
1
- Chưa giải quyết
왜 배속이 안되요?
막아 놓으신건가요?*인프런 운영에도 질문 넣었습니다.
verilog-hdlfpga임베디드ambayeongduee
・
8 tháng trước
1
98
2
- Chưa giải quyết
다이어그램 이해
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드ambasoojin96182298
・
8 tháng trước
1
64
2
- Chưa giải quyết
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드amba20246200437947
・
8 tháng trước
1
66
2
- Chưa giải quyết
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
[1. 질문 챕터] :29:00 <p st
verilog-hdlfpga임베디드amba20246200437947
・
8 tháng trước
1
81
3
- Chưa giải quyết
[HDL 38장: RDMA 코드 실습편] MOR fifo에서 "ARLEN_r" 존재의 이유가 궁금합니다
안녕하세요 맛비님, 항상 좋은 강의 감사드립니다.AXI를 혼자 공부하기 정말 어려웠는데, 강의가 많은 도움이 되고 있어 앞으로도 더 advance 강의가 기다려지
verilog-hdlfpga임베디드ambagoldenyoo33785
・
9 tháng trước
1
96
2
- Chưa giải quyết
[HDL 35장 AXI-Stream I/F 실습편] sync_fifo 사용 이유
안녕하세요 🙂[HDL 35장
verilog-hdlfpga임베디드ambagoldenyoo33785
・
9 tháng trước
1
99
1
- Chưa giải quyết
예외처리 관련 질문
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드ambatyty091710071841
・
9 tháng trước
1
68
2
- Chưa giải quyết
AXI의 ID의 역할은?
안녕하세요 맛비님 강의를 수강하는 학부생입니다.[1. 질문 챕터] : <e
verilog-hdlfpga임베디드ambadkjs07801458
・
10 tháng trước
1
168
2
- Chưa giải quyết
28장 강의 AXI 이론편관련질문
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드ambayulinad1232127
・
10 tháng trước
0
101
1

