패드에 VIA를 뚫어도 되는가?

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안녕하세요, 답변 남겨드립니다.

질문하신 내용은 정확하게 알고 계신 부분입니다. 일반적인 비아를 부품의 패드 위에 그대로 배치하면 실제 SMT 어셈블리 과정에서 문제가 발생할 수 있습니다. 다만 패드에 비아를 배치하는 것 자체가 잘못된 설계는 아니며, PCB 제작 공정에서 해당 비아를 어떻게 처리하느냐에 따라 달라집니다.

패드 위에 비아를 배치하는 방식을 Via-in-Pad라고 합니다. 특히 MCU나 ADC, 모터 드라이버처럼 GND 연결이 중요하거나 발열이 발생하는 부품에서는 패드 아래에 GND 비아를 배치하여 내부 GND Plane과 연결하는 경우가 많습니다. 이렇게 하면 GND 연결 경로의 인덕턴스를 줄이고 방열 특성도 개선할 수 있습니다.

문제는 비아의 홀이 열려 있는 경우입니다. SMT 공정에서는 패드에 솔더 페이스트를 도포한 뒤 리플로우 공정을 진행하는데, 이때 녹은 솔더가 비아 홀 내부로 빨려 들어가는 Solder Wicking 현상이 발생할 수 있습니다. 이로 인해 패드에 남는 솔더량이 부족해지면서 접합 불량이나 부품 기울어짐 등의 문제가 생길 수 있습니다.

이를 방지하기 위해 실무에서는 Via Filling 및 Capping 공정을 사용합니다. 비아 내부를 수지 등의 재료로 충진하고 표면을 구리 도금으로 막아 평탄하게 만드는 방식입니다. 일반적으로 VIPPO(Via-in-Pad Plated Over)라고 부르며, 이렇게 처리하면 패드 위에 비아가 있더라도 안정적인 SMT 실장이 가능합니다. 다만 일반적인 PCB 제작보다 추가 공정이 필요하므로 제작 비용이 증가할 수 있습니다.

QFN 패키지의 중앙 GND 또는 Thermal Pad처럼 면적이 넓은 패드에서는 작은 Thermal Via를 여러 개 배치하는 방식도 사용합니다. 예를 들어 드릴 직경 0.2~0.3mm 정도의 비아를 사용하는 경우가 있는데, 이때는 비아의 개방 여부와 솔더 페이스트 도포 패턴을 함께 검토해야 합니다. 일부 패키지에서는 비아 하단을 솔더 마스크로 막는 Tenting 방식도 적용하지만, 모든 부품에서 충진 및 도금 공정을 대체할 수 있는 것은 아닙니다.

아트웍 프로그램의 DRC에 대해서도 말씀드리겠습니다. Altium Designer에서는 패드와 비아가 동일한 GND Net에 속한다면 전기적인 Clearance 오류는 발생하지 않을 수 있습니다. 다만 Via Under SMD와 같은 별도의 설계 규칙이 활성화되어 있다면 DRC 위반으로 검출될 수 있습니다. 따라서 DRC 오류가 발생하지 않는다고 해서 실제 어셈블리까지 문제가 없다고 판단해서는 안 됩니다.

강의에서 패드에 GND 비아를 여러 개 배치한 부분도 이러한 제조 조건을 함께 고려해야 합니다. 특히 일반적인 2핀 저항이나 커패시터의 작은 패드에는 가급적 비아를 직접 배치하지 않고, 패드 바깥쪽에 배치하는 것이 제조 비용과 실장 신뢰성 측면에서 유리합니다. 반면 QFN의 중앙 Thermal Pad처럼 방열과 GND 연결이 중요한 부분에서는 제조사와 협의하여 패드 내부에 비아를 배치할 수 있습니다.

실제 양산 설계에서는 아트웍이 완성된 후 PCB 제조사와 SMT 업체에 Via-in-Pad 적용 여부, 비아 충진 및 도금 공정, 솔더 페이스트 패턴을 확인하는 과정이 중요합니다. 강의의 레이아웃을 그대로 제작하신다면 이 부분은 반드시 확인하시는 것이 좋겠습니다.

질문하신 것처럼 회로가 전기적으로 정상 동작하는 설계와 실제 생산에서 안정적으로 조립되는 설계는 구분해서 생각해야 합니다. 이 부분은 PCB 설계에서 상당히 중요한 DFM(Design for Manufacturing) 개념이기도 합니다.

감사합니다.