inflearn logo
강의

Khóa học

Chia sẻ kiến thức

Thiết kế bộ tăng tốc HW sử dụng FPGA thực tế của Seolgye Dokhak Matbi (Từ điều khiển LED đến thiết kế bộ tăng tốc Fully Connected Layer)

[FPGA chương 12] Thử Write/Read vào bộ nhớ thay vì Register bằng AXI4-Lite I/F - Phần đánh giá code

Edit in IP Packager 이후에

83

gusxo64598900

1 câu hỏi đã được viết

1

강의시간 18:56 부터 나오는 부분에서 강사님은 Default 값 그대로 가져갔을 때 Design Sources에서

[myip_v1_0.v]

[myip_v1_0_S00_AXI]

두 파일이 생성되고 이 파일명은 강사님이 제공해주신 코드파일명과 같습니다.

근데 저는

[myip.v]

[myip_slave_lite_v1_0_S00_AXI.v]

이렇게 두 파일이 생성돼서 강사님이 제공해주신 파일을 붙여넣기하면 덮어쓰기가 안되는데요

사실 이거는 별 문제가 아닌 것 같아서 3가지 방법으로 시도해봤습니다

  1. 생성된 두 파일을 제거 후 강사님이 제공해주신 세 파일을 폴더에 복사 붙여넣기

  2. 강사님이 제공해주신 파일의 이름을 vivado에서 생성된 파일명으로 변경 후 복사 붙여넣기로 덮어쓰기

  3. vivado에서 생성된 파일명을 강사님이 제공해주신 파일명으로 변경 후 복사 붙여넣기로 덮어쓰기

 

이 세 방법을 다 해봤는데 모두 add sources에서 true_sync_dpbram 파일을 추가하게 되면

Design sources 폴더 아래 Non-module Files 이름으로 폴더가 생성되고 invalid Top Module이라고 뜹니다

image.png

 

이럴땐 어떻게 해야하고 원인이 뭔지 알고싶습니다

 

이전까지 그대로 따라했고 버전은 2024.2버전입니다

fpga 임베디드

Câu trả lời 1

0

semisgdh

안녕하세요 🙂

상세한 질문 설명 감사합니다.

그림을 보았을때, Top 모듈을 제대로 인지를 못한 것 같습니다.

제대로 인지를 못한 이유는, .v 코드 내에 module 이름의 miss 가 있는 것 같습니다.

따라서 module 이름을 hierarchy 에 맞게 직접 수정하셔야 할 것 같아요.

2024.2 에서 생성된 .v 파일 내의 모듈 이름을 확인해보시겠어요?

제가 전달드린 코드에서는 다음과 같은 모듈 name 을 사용하고 있습니다.

힌트를 얻으셨으면 좋겠네요.

image.png

 

image.png

 

UART0, 1 중 선택

1

51

2

datamoverbram모듈질문

1

63

2

vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.

1

96

2

vitis 설치 관련 질문 있습니다!

1

85

2

FPGA 공식문서 읽는법

1

95

2

보드 추가의 클릭창이 없습니다.

1

71

2

Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다

1

81

2

BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문

1

106

1

Vitis 코드 작성

1

130

2

vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.

1

292

3

[9장 led 점등 시간 제어 불가]

1

81

2

Platform Invalid 오류

1

150

3

WSL 설치 관련 문의드립니다!!

1

96

2

Vivado 툴, 파일 질문드립니다!

1

152

2

9장 LED 점등 안됨

1

110

3

Fpga 로직

1

89

2

pmu-fw is not running

1

127

2

Create Project에 대해서 궁금해요

1

89

2

장치관리자 USB 포트

1

98

2

FPGA 7장 AXI_LITE I/F질문

1

89

1

bram mover에서 합성할때

1

77

2

타이밍 위반 질문

1

78

2

rvalid 초기화

1

66

2

테스트 벤치 이슈

1

78

2