[Thử thách thực hành tổng hợp 2 tuần khóa 6] Trải nghiệm tổng hợp RTL trong môi trường thực tế (Synopsys Design Compiler)

Lịch tuyển sinh: 2026-05-05 ~ 2026-05-18 Đóng đơn khi đủ 5 người (ưu tiên người đăng ký trước) Lịch học: 2026-05-19 ~ 2026-06-01 Nội dung: Thực hành quá trình chuyển đổi mã thiết kế mạch kỹ thuật số cấp độ RTL được mô tả bằng HDL sang cổng logic (logic gate)