[Thử thách thực hành tổng hợp 2 tuần khóa 5] Trải nghiệm tổng hợp RTL trong môi trường thực tế (Synopsys Design Compiler)

Lịch tuyển sinh: ~ 2026-05-04 (Thứ Hai) Hết hạn khi đủ 5 người đầu tiên Lịch học: 2026-05-05 (Thứ Ba) ~ 2026-05-18 (Thứ Hai) Nội dung: Thực hành quá trình chuyển đổi mã thiết kế mạch kỹ thuật số cấp độ RTL được mô tả bằng HDL sang các cổng logic