[Thử thách Thực hành Tổng hợp 2 tuần Kỳ 2] Trải nghiệm tổng hợp RTL trong môi trường thực tế (Synopsys Design Compiler)

Lịch tuyển sinh: Từ 06/01/2026(Thứ Ba) ~ 19/01/2026(Thứ Hai), đóng khi đủ 5 người đăng ký đầu tiên Lịch giảng dạy: Từ 20/01/2026(Thứ Ba) ~ 02/02/2026(Thứ Hai) Nội dung: Thực hành quy trình chuyển đổi mã thiết kế mạch số ở mức RTL được mô tả bằng HDL thành cổng logic