강의 자료의 FIFO 설계 변형 후 bandwidth 상승여부의 검토 요청입니다!

맛비님 답변을 제가 잘 이해한 것인지 확인부탁드립니다. 늦은 밤에 죄송합니다..register to register는 제가 구성한 combinational 로직이 원래 설계보다 크리티컬 패스의 딜레이가 클 수 있기에 고려해야한다 라는 이해가 맞나요?? 아니면 register 사이에 조합로직이 없는 경우가 있을 수 있기에 이것을 고려하시라는 말씀인가요??제 설계의 핵심은 원래 empty 상황에서 read가 불가능 한 한계를 극복하는 것입니다. empty 상황에서 FIFO에 write가 일어날 시 read 요구가 동시에 있다면 같은 사이클에 write와 read를 동시에 일어나게 하는 것입니다. 그래서 이러한 상황이 자주 발생할 수록 전송 사이클을 줄여 핸드쉐이크의 초당 발생 수가 증가하는데요. 그럼 초당 유효한 데이터가 자주 발생하니 대역폭을 상승시켰다고 저는 판단했었습니다. 맛비님께서 말씀하신 것은 핸드쉐이크 수가 늘어나는것이 전체 크리티컬 패스 딜레이와는 무관하기에 전체 클럭 주파수가 증가할 여지가 없어 전체 대역폭에는 영향이 없다고 하시는걸까요?늦은 밤에 다시한번 죄송하고 답변주신것 정말 감사드립니다!

24장 12:34초 부분 시뮬레이션 핸드쉐이크 발생 타이밍 질문입니다!

맛비님 말씀으로 제가 새로 이해해본 것은 핸드쉐이크의 발생시점은 클럭의 엣지와 관련없이 valid와 ready가 동시에 1일때 바로 시작되고 이 핸드쉐이크로 인한 출력은 FF의 출력이기때문에 다음 클럭의 상승엣지에서 출력이 된다 그래서 195ns에서 m_valid_reg 가 업데이트 된것이다 이렇게 이해하면 될까요??추가적으로 클럭의 상승엣지 일때 동시에 입력값도 엣지가 일어나면 이 시점의 클럭의 엣지 때는 입력의 변화가 출력에 영향을 주지 못하는게 맞고 엣지 이전의 입력상태가 그대로 출력에 영향을 미치는 거라고 이해하고 있는데 맞나요??제가 글을 쓰는 능력이 부족한거 같아 죄송합니다! 답변 감사합니다!