Verilog HDL 정복하기! 4주 집중 개발 스터디 모집
• 스터디 주제 :
Verilog HDL 기초부터 실전 프로젝트까지 함께 배우는 디지털 시스템 설계 스터디
• 스터디 목표 :
Verilog 언어의 기본 문법을 익히고, 간단한 디지털 회로 및 미니 프로젝트를 직접 구현해보며 디지털 설계 역량 기르기
• 예상 스터디 일정(횟수) :
총 5회 (격주 1회, 약 4~5주 진행 예정)
• 예상 커리큘럼 간략히 :
• OT 및 개발 환경 세팅
• Verilog 기초 문법 및 간단한 회로 설계
• 순차 회로 설계 및 FSM 설계
• 소규모 실전 프로젝트 진행
• 간단한 CPU 설계 및 향후 심화 로드맵 공유
• 예상 모집인원 :
4~6명 (소규모 집중 스터디)
• 스터디 소개와 개설 이유 :
Verilog HDL을 독학하기엔 쉽지 않고, 같이 하면 더 잘할 수 있다고 생각해 스터디를 개설했습니다.
디지털 시스템 설계에 관심은 있지만 막막했던 분들, Verilog를 혼자 공부하다 포기했던 분들과 함께 성장하고 싶어요!
같이 꾸준히, 재밌게, 진짜로 Verilog를 내 것으로 만들어봅시다.
• 스터디 관련 주의사항 :
• 본 스터디는 영리 목적이 아니며, 모두가 주도적으로 참여하는 자율 학습 스터디입니다.
• 장소 대관비(1인당 5,000원)가 발생할 수 있습니다.
• 스터디에 지원할 수 있는 방법을 남겨주세요.
• 참고 사항 :
본 스터디는 영리를 목적으로 하지 않으며, 운영 방침에 위배되는 유료 과외 및 멘토링 활동 시 게시글이 중단·삭제될 수 있습니다.
