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設計独学味比の実戦FPGAを用いたHWアクセラレータ設計（LED制御からFully Connected Layerアクセラレータ設計まで）

[FPGA 12章] AXI4-Lite I/F を使用してレジスタではなくメモリにWrite / Readしてみる - コードレビュー編

Edit in IP Packager 이후에

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강의시간 18:56 부터 나오는 부분에서 강사님은 Default 값 그대로 가져갔을 때 Design Sources에서

[myip_v1_0.v]

[myip_v1_0_S00_AXI]

두 파일이 생성되고 이 파일명은 강사님이 제공해주신 코드파일명과 같습니다.

근데 저는

[myip.v]

[myip_slave_lite_v1_0_S00_AXI.v]

이렇게 두 파일이 생성돼서 강사님이 제공해주신 파일을 붙여넣기하면 덮어쓰기가 안되는데요

사실 이거는 별 문제가 아닌 것 같아서 3가지 방법으로 시도해봤습니다

이 세 방법을 다 해봤는데 모두 add sources에서 true_sync_dpbram 파일을 추가하게 되면

Design sources 폴더 아래 Non-module Files 이름으로 폴더가 생성되고 invalid Top Module이라고 뜹니다

이럴땐 어떻게 해야하고 원인이 뭔지 알고싶습니다

이전까지 그대로 따라했고 버전은 2024.2버전입니다

fpga임베디드

回答 1

インストラクター

안녕하세요 🙂

상세한 질문 설명 감사합니다.

그림을 보았을때, Top 모듈을 제대로 인지를 못한 것 같습니다.

제대로 인지를 못한 이유는, .v 코드 내에 module 이름의 miss 가 있는 것 같습니다.

따라서 module 이름을 hierarchy 에 맞게 직접 수정하셔야 할 것 같아요.

2024.2 에서 생성된 .v 파일 내의 모듈 이름을 확인해보시겠어요?

제가 전달드린 코드에서는 다음과 같은 모듈 name 을 사용하고 있습니다.

힌트를 얻으셨으면 좋겠네요.

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