기초예제 파일 불러오기 문의

안녕하세요.vivado만 사용하여 프로그램 할 때에는 프로젝트를 복사해서 다른 경로에서 프로젝트를 open 해서 사용해도 별 문제 없이 사용할 수 있습니다. 그러나 vitis를 사용할 때에는 vitis를 생성한 프로젝트의 경로를 다른 곳에서 사용하면 문제가 발생합니다. 프로젝트를 생성한 경로가 여러 파일에 저장되어 있어서 이 정보들로 인해 오류가 발생합니다.Generate 할 때, 발생하는 오류 메시지를 확인해서 수정하는 것이 좋습니다. vivado의 하단의 Message 탭을 클릭해서 오류 메시지를 확인하거나, ".runs/synth_1/runme.log", ".runs/impl_1/runme.log" 로그 파일을 확인해서 오류 내용을 확인해서 수정하면 됩니다.오류 내용을 올려주시면 확인해 드리겠습니다.감사합니다 ~!!

혹시 별도의 자료가 있나요?

안녕하세요.강의 자료(pdf), 소스 자료 모두 다운로드 가능합니다.커리큘럼 - 섹션1.개요 - 자료 공유 링크 - 우측 or 하단의 자료 다운로드를 하시면테스트 파일이 다운로드 됩니다.해당 파일 안에 자료를 다운 받을 수 있는 링크가 있습니다.유익한 강의 되시길 바랍니다.감사합니다 ~!!

vivado 2022.1 version memory IP 구조

안녕하세요.IP 생성시 압축된 형태로 파일이 생성되어서 그렇습니다.이를 해제하려면,Tools (or Flow Navigator의 PROJECT MANAGER) - Settings - IP 로 이동해서Use Core Container for IP 옵션을 해제해 주시고 다시 생성하시면 됩니다.감사합니다 ~!!

UART RX를 위한 사용자 정의QUEUE섹션 문제입니다

ax_queue8.h 파일에#include "main.h" 문을#define INC_AX_QUEUE8_H_ 다음 라인에 추가해 보세요.번거롭게 해 드려 죄송합니다.감사합니다~

mig7_write8 수정 부분 질문있습니다

안녕하세요.코드를 살펴보면, addr_cnt 값과 32을 비교하는 코드가 있을 것입니다.32는 6bits 이기 때문에 addr_cnt[5:0] 6bits로 설정되었습니다.이런 부분은 코딩할 때 오류가 발생할 수 있으니 주의해서 프로그램해야 합니다.bits를 크게 설정하는 것은 문제가 되지 않지만, 작게 설정하는 경우에는 문제를 발생시킬 수 있으니 주의해야 합니다.감사합니다 ~!!

Verilog를 이용한 FPGA 활용기초 37p 질문입니다.

안녕하세요?ex_code03a 는 11bits adder + 1bits 비교기를 사용하고,ex_code03b는 11bits adder + 11bits 비교기를 사용하기 때문에 ex_code03a가 더 효율적인 코드입니다. ex_code03a의 42라인에 오타가 있네요 ㅠㅠ 아래와 같이 수정해야 합니다.out ex_code03a는 add[10] bit 가 1인지 아닌지를 비교하고, ex_code03b는 (in1+in2) 값이 1023과 큰지를 비교(11bits 비교기)합니다.

P127~129 교안내용

안녕하세요.IntcInitFunction, InterruptSystemSetup 함수 선언은 되어 있습니다. 강의 자료 보시면 127페이지의 소스 설명 73-74 라인 참조하세요KeyVal 에 대한 내용 : 회로도를 보시면 (9페이지) FPGA_PL_KEY1 신호가 K2 스위치가 눌러지면 0 값이 입력되고, 스위치를 떼면 1 값이 입력됩니다. 강의 내용은 이 신호를 기준으로 프로그램 되었습니다. 즉 스위치를 누르는 순간(1 -> 0)을 falling 신호로 보고, 스위치를 떼는 순간(0->1)을 rising 으로 보았습니다.강의 내용은 제가 프로그램을 직접하고 보드에 올려서 확인한 내용을 기반으로 하고 있습니다. 그러나 혹시 모를 오류가 있을 수는 있으니 이해 부탁 드립니다. 강의 내용이 쉬운 내용은 아닙니다. 강의 내용대로 열심히 하시는 모습에 응원을 보내드립니다. fpga 프로그램이 배우기도 어렵고 시간도 많이 소요됩니다. 그러나 열심히 하다보면 감이 생기고 자신감이 생기게 됩니다. 제가 보기에는 프로그램을 내 마음대로 다룰 수 있을 정도가 되면 현업에서 프로젝트를 진행하시는데 충분할 것으로 생각합니다. 끝까지 강의 완주하시고 이해가 안 되시는 부분은 반복해서 공부하시길 바랍니다.감사합니다 ~!!

8-interrupt 질문

안녕하세요.Zynq는 PS와 PL 로직을 구분하고 이해하는 것이 중요합니다. PS는 기존의 로직 구현에서 하듯이 xdc 파일을 사용하여 핀을 설정하지 않습니다. PS는 Block Design으로 구현됩니다. 강의자료의 79 페이지에 K1에 대한 내용이 있습니다. 82페이지에 K1, D0에 대한 설정부분이 설명되어 있습니다. PS 로직은 이렇게 설정하고 Vitis에서 C Code로 구현합니다.반면에 PL은 xdc 파일에서 핀 설정을 해 줘야 합니다. 소스 코드 (system_wrapper.v) 파일에서 gpio_rtl_0_tri_i, gpio_rtl_l_tri_o 핀들이 각각 input [0:0], output [3:0]로 설정되어 있고, 이 핀들이 Block Design의 axi_gpio_0, axi_gpio_1 에 연결됩니다. axi_gpio_0, axi_gpio_1 모듈은 프로세서 (ZYNQ7 Processing System) 외부에서 추가되었습니다. AXI 로 인터페이스 되어 있어서 Processor에서 AXI 인터페이스 (Vitis C Code)로 제어(구현)할 수 있습니다. 이 부분은 helloworld.c 에서 구현되어 있습니다.정리하면, K1 버튼은 PS 영역으로 Design Block에서 설정하고 C Code로 동작을 구현합니다. K2버튼과 (LED : D1 - D4)은 PL 영역으로 xdc 파일로 핀 설정을 하고, gpio 모듈을 Block에서 추가하고, 실제 동작 구현은 C Code로 이루어 집니다.6장 부분을 좀 더 자세히 이해하시면 도움이 될 것 같습니다.감사합니다 ~!!

Zybo z7에서 실습을 진행할 수 있나요?

안녕하세요.Zybo Z7도 Zynq7000 시리즈를 사용하는 보드입니다.그러나 FPGA를 잘 다루는 숙련자가 아니면 추천하지 않습니다.FPGA는 사소한 문제가 있어서 동작하지 않고, 에러가 발생해서 디버깅 하는데 어려움이 많습니다.일단 Zynq mini 7020보드를 구하셔서 진행하시는게 가장 좋은 방법입니다.보드를 구하기 어려우시면, 전체 강의를 다 보시고 Zybo Z7으로 도전해 보시는 것이 좋습니다.돌아가는 방법은 소스 코드 다운로드 받으셔서 다시 진행하시는 게 좋습니다.중간 중간에 에러가 발생하면, FPGA를 많이 접해보지 않으신 분들은 해결하기 어려운 경우가 많습니다.유익하고 좋은 강의 되시길 바랍니다.감사합니다 ~!!

UART 구현 관련 질문

안녕하세요.UartLite, Uart16550 IP는 Uart Controller IP 입니다. 즉 Uart의 모든 내용이 구현된 IP 입니다. 제가 강의에서 설명 드린 내용은 Uart Controller를 로직으로 직접 구현하는 내용입니다. 내용 중에 FIFO를 사용한 것은 Uart Controller 내부에 송,수신 Buffer 용으로 사용한 것입니다.Uart를 추가해서 사용하려면 UartLite, Uart16550 IP를 사용하면 됩니다. 강의 내용은 uart controller를 직접 구현해 봄으로써 로직(verilog program)을 사용하는 스킬을 향상하려는데 목적이 있습니다.감사합니다 ~!!