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위에 질문은 AI 인턴이 첨부한 이전 질문을 통해 해결했습니다! (그저 스타일이였군요 ㅎㅎ)&nbsp;추가로 제미나이와 얘기하던 중, 현재는 Sytemverilog에서는 reg, wire타입을 모두 합친 logic으로 대부분의 신호를 선언한다고 하는데 이는 사실인가요?만약 그렇다면 툴이 자동으로 변환하여 합성한다는 장점은 있겠지만 더욱 더 latch가 발생하지 않았는지 신경을 써야할 것같은데 제가 생각하는 것이 맞는지 궁금합니다.

output, reg 선언

./build 관련한 질문입니다.&nbsp;vscode에서 환경을 설정한 뒤, 잘 동작하는지 확인을 위해 ./build 입력하자따로 실행할 앱을 설정하여야 하더군요&nbsp;따라서 linux 파일 경로에서 .Xliinx/Vivado/2022.2 내부에서 따로 vivado.exe를 찾아보고find 로도 찾아보았는데 나오질 않더라구요&nbsp;혹시 이 경우에 경로를 어떻게 설정하여야 하는지 알 수 있을까요?<img src="https://cdn.inflearn.com/public/files/posts/e34637a2-4525-4d53-82fd-871698d21375/4764b56f-d637-4224-9a5d-de75f66bb0fc.png" media-type="img" alt="image.png" title="image.png" width="614" height="192">/

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