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Design Self-study Taste's Bible for Practical AI HW Design, Complete Conquest of CNN Operations (Accelerator Practice Using Verilog HDL + FPGA)

[AI HW Chapter 5] Let's learn about CNN (Basics!)

챕터5 CNN basic 질문입니다

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안녕하세요 좋은 강의 감사합니다.
1. 강의내용 중 stride를 설명하실 때 output 피쳐맵의 크기가 X/stride, Y/stride로 일반화가 가능하기 때문에 stride가 1이면 input output featuremap 크기가 동일하다고 설명 해주셨는데, 만약 stride가 1일 때, padding이 없다면 X-2, Y-2만큼의 output feature map이 생기지 않나요? padding이 없다면 컨볼루션 할 때 미정의 값으로 연산을 해야할 것 같아서요..!

2.아래의 그림에서 output 채널의 크기는 예시에서 임의로 주어진 것인지 궁금합니다! output 채널의 크기인 24개 만큼의 depth가 weight에 있다고 가정한 예시일까요?

임베디드verilog-hdlfpgacnn

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1

저도 동일한 질문인데요.

입력 피처맵이 1@28*28이고 컨벌루션한 결과 출력 피처맵이 24@26*26(채널이 24)인 이유는 컨벌루션 커널 개수가 24개를 사용해서 그런가요?

Instructor

안녕하세요 🙂

네 이해하고 계신 것이 맞습니다.

kernel 개수의 channel 부분을 조정하여, output feature map 의 크기를 결정할 수 있어요.

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Instructor

안녕하세요 :)

A1. 알고계신것이 맞습니다. 강의에서 padding 내용을 뺏다면, 실수한거에요 ㅠ

다음과 같은 일반화가 가능합니다.

padding 이 없다.
stride == 1

위와 같은 조건이라면

다음 layer 의 feature map X : X - (Kx-1)
다음 layer 의 feature map Y : Y - (Ky-1)

Q2. 예시에서 임의로 주어진 것인지 궁금합니다! output 채널의 크기인 24개 만큼의 depth가 weight에 있다고 가정한 예시일까요?

A2. 예제로 사용한 Network 는 알고리즘 엔지니어가 설계합니다. 즉 24 개의 의미는 아 그렇구나.. 하시면 될 것 같아요. (왜 24개일까? 가 궁금하신 거라면, Network 설계자에게 물어봐야합니다.)

예시이다. 생각하시면 될 것 같아요.

즐공하세요 :)

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