LDO설계 버퍼

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안녕하세요, 답변 남겨드립니다.

지금 겪고 계신 상황은 LDO 안정도 설계에서 꽤 전형적으로 나오는 지점입니다. Load cap = 100 nF, load current = 0~50 mA 조건이면 출력 pole이 load current에 따라 크게 움직입니다. 대략 Pout = 1 / (2piRout_load*Cout)로 보면, 50 mA에서 Vout이 1.2 V라고 가정할 때 등가 load resistance는 약 24 ohm이고, Cout = 100 nF이면 출력 pole은 약 66 kHz 근처에 생깁니다. 그런데 1 mA에서는 load resistance가 1.2 kohm 수준으로 올라가면서 출력 pole이 약 1.3 kHz까지 내려옵니다. 0~20 mA 구간에서 PM이 30도 이하로 떨어지는 이유가 바로 이쪽일 가능성이 큽니다. 부하가 가벼워질수록 출력 pole이 저주파로 내려오고, pass FET gate pole이나 error amp 출력 pole, feed-forward capacitor가 만든 zero/pole과 겹치면서 위상 여유를 잡아먹게 됩니다.

Buffer를 넣는 핵심 목적은 pass FET의 큰 gate capacitance를 error amplifier 출력에서 떼어내는 것입니다. 버퍼가 없으면 error amp 출력 노드는 pass FET gate capacitance를 직접 봅니다. PMOS pass device를 50 mA 이상 흘릴 수 있게 잡으면 공정과 headroom에 따라 gate capacitance가 수 pF에서 수십 pF, 큰 경우 100 pF 근처까지도 갈 수 있습니다. Error amp 출력 저항이 100 kohm만 되어도 20 pF와 만나면 pole이 약 80 kHz에 생기고, 이게 unity-gain frequency 근처에 걸리면 phase margin이 바로 나빠집니다. Buffer를 넣으면 error amp는 buffer 입력의 작은 capacitance만 보게 되고, pass FET gate는 buffer의 낮은 출력 저항으로 구동됩니다. 이때 pass gate pole은 Pgate = 1 / (2piRbuf_out*Cgate_pass)로 올라가게 됩니다. 예를 들어 Cgate_pass = 30 pF이고 buffer output resistance가 2 kohm이면 gate pole은 약 2.65 MHz입니다. 반대로 buffer가 없어서 error amp 출력 저항 100 kohm이 직접 물리면 약 53 kHz가 됩니다. 이 차이가 안정도에서 굉장히 큽니다.

Source follower를 따로 떼어 시뮬레이션했을 때 입력과 출력이 잘 안 따라가는 것은 이상한 현상이 아닙니다. Source follower의 gain은 1이 아니라 Av = gm*(ro||Rload) / (1 + gm*(ro||Rload))에 가깝습니다. gm*(ro||Rload)가 충분히 커야 1에 가까워집니다. 예를 들어 gm = 1 mS이고 출력 쪽 등가 저항이 10 kohm이면 gmR = 10이라서 gain은 약 0.91 정도입니다. gm = 100 uS이고 등가 저항이 10 kohm이면 gmR = 1이라 gain은 약 0.5까지 떨어집니다. LDO 안에 들어간 source follower는 단독 회로처럼 아무 부하도 없이 떠 있는 회로가 아니라, pass FET gate capacitance, bias current source, 동작 DC점, 다음 단의 gate 전압 범위까지 같이 물린 상태에서 의미가 있습니다. 그래서 source follower만 떼어서 입력에 사인파나 스텝을 넣으면 원래 샘플 회로에서 보던 동작과 다르게 보일 수 있습니다.

Load cap을 안 달아서 입력과 출력이 달라졌냐는 질문에는, 절반은 맞고 절반은 아닙니다. Source follower 출력에 capacitance가 전혀 없으면 AC 소신호 gain 자체가 크게 틀어지는 주된 원인은 아닐 수 있습니다. DC 동작점, bias current, body effect, 출력에 물린 등가 저항, 입력 common-mode 범위가 더 중요합니다. 다만 실제 LDO에서 source follower의 부하는 pass FET gate capacitance입니다. 즉 저항성 부하라기보다는 capacitive load에 가깝습니다. 이 capacitance를 빼고 보면 buffer의 고주파 pole, slew rate, pass gate 충방전 능력을 확인할 수 없습니다. 예를 들어 pass FET gate capacitance가 50 pF이고 buffer bias current가 5 uA라면 이상적인 최대 slew rate는 SR = I/C = 5 uA / 50 pF = 0.1 V/us입니다. load transient 때 pass gate를 0.5 V 움직여야 한다면 gate만 움직이는 데 5 us가 걸립니다. 50 mA LDO에서 이 정도면 출력 undershoot가 꽤 크게 보일 수 있습니다.

Source follower를 따로 설계할 때는 먼저 그 버퍼가 어떤 전압 범위에서 동작해야 하는지 잡아야 합니다. PMOS pass FET을 쓰는 일반적인 LDO라면 error amp 또는 buffer 출력이 pass PMOS gate를 구동합니다. 부하가 커질수록 PMOS gate는 더 낮아져야 하고, 부하가 작아질수록 gate는 source 쪽, 즉 Vin 쪽으로 올라가야 합니다. 이때 source follower가 NMOS인지 PMOS인지, 위쪽으로 잘 밀어주는지 아래쪽으로 잘 당겨주는지에 따라 dropout 근처 동작이 완전히 달라집니다. 예를 들어 Vin = 1.8 V, Vout = 1.2 V, Iload = 50 mA 조건에서 PMOS pass gate가 0.8 V까지 내려가야 regulation이 유지되는데 buffer 출력 swing이 1.0 V 아래로 못 내려가면, AC 안정도 이전에 DC load regulation부터 깨집니다. 그래서 buffer는 gain이 1에 가까운지보다 pass gate의 필요한 DC range를 끝까지 커버하는지가 먼저입니다.

그 다음은 buffer의 output resistance와 bias current를 정합니다. 목표는 pass gate pole을 loop unity-gain frequency보다 충분히 높이는 것입니다. 보통 실무에서는 비주도 pole을 unity-gain frequency의 3배 이상, 가능하면 5~10배 위로 밀어두려고 합니다. PM을 60도 이상으로 잡고 PVT와 load 변동까지 보려면 3배는 빠듯하고 5배 이상이 마음이 편합니다. 예를 들어 loop UGF를 100 kHz로 잡고 pass gate capacitance가 40 pF라면 gate pole을 최소 500 kHz 이상으로 보내고 싶습니다. 그러면 Rbuf_out은 1 / (2pi500 kHz*40 pF) = 약 8 kohm 이하가 되어야 합니다. source follower의 출력 저항은 대략 1/gm 수준이므로 gm은 최소 125 uS 이상 필요합니다. MOSFET이 moderate inversion에서 gm/Id = 10~15 V^-1 정도라면 bias current는 대략 8~13 uA 이상이 필요합니다. 여기에 corner와 온도, body effect를 고려하면 20 uA 전후로 시작해 보는 설계가 실무적으로 무난합니다. 초저전력 LDO라면 1~3 uA로도 설계해야 하지만, 그 경우 transient와 안정도 마진을 동시에 만족시키기가 훨씬 어려워집니다.

Source follower gain이 입력을 그대로 못 따라가는 또 다른 이유는 Vgs shift 때문입니다. NMOS source follower라면 Vout_buf는 Vin_buf - Vgs 근처에서 형성됩니다. 입력이 1.0 V일 때 출력이 0.3~0.5 V 낮게 나오는 것은 정상입니다. “AC gain이 1에 가깝다”는 말과 “DC 전압이 입력과 같다”는 말은 다릅니다. Source follower는 DC level shift를 가진 buffer입니다. 소신호 변화분만 보면 어느 정도 따라가지만, 절대 전압은 Vgs 또는 Vsg만큼 이동합니다. 여기에 body effect가 있으면 Vgs가 더 커지고, 출력 전압이 움직일 때 Vsb가 같이 변하면서 gain도 더 떨어집니다. IC 내부에서 source follower를 쓸 때 body를 source에 묶을 수 없는 벌크 CMOS 구조라면 이 효과가 꽤 큽니다.

샘플의 source follower가 입력을 안 따라간 것처럼 보인다면 먼저 DC operating point를 확인하셔야 합니다. MOS가 saturation에 있는지, bias current가 원하는 값으로 흐르는지, source follower 출력이 다음 단 gate의 정상 범위 안에 있는지 보는 게 먼저입니다. 단독 시뮬레이션에서 drain 전압이나 current source compliance가 원래 회로와 다르면 follower가 saturation을 벗어나 triode에 들어가거나 아예 current가 제대로 안 흐를 수 있습니다. 그 상태에서는 gain이 1 근처로 나올 수 없습니다. LDO 회로 안에서는 다른 bias 회로가 전류를 만들어주고 pass FET gate가 DC operating point를 잡아주는데, 따로 떼어내면서 그 조건이 사라지면 결과가 달라지는 게 자연스럽습니다.

따로 검증할 때는 source follower 출력에 실제 pass FET gate capacitance와 비슷한 capacitor를 달아 보는 게 좋습니다. pass FET을 실제로 붙이지 않고 단독으로 본다면 Cload를 10 pF, 30 pF, 100 pF 정도로 sweep하면서 AC gain과 phase, step response를 보면 감이 잡힙니다. 50 mA급 LDO에서는 pass FET 크기에 따라 gate capacitance가 넓게 변하므로 하나의 값만 보면 위험합니다. 공정상 Cgg가 typical에서 30 pF로 보였는데 slow corner와 큰 W/L에서 60 pF 이상으로 늘어나는 경우도 있습니다. 이때 buffer bias가 너무 작으면 gate pole이 내려오고, load transient에서 recovery가 느려집니다.

전체 LDO에 붙일 때는 dominant pole을 어디에 둘지 먼저 정해야 합니다. Buffer를 넣는 구조에서는 보통 error amp 출력 쪽을 dominant pole로 만들거나, Miller compensation을 써서 내부 노드에 dominant pole을 만듭니다. 출력 pole은 load에 따라 크게 움직이므로 dominant pole로 믿고 가기 어렵습니다. 지금처럼 Iload = 0~50 mA, Cout = 100 nF 조건에서는 경부하에서 출력 pole이 너무 낮아지고 중부하 이상에서 다시 올라가기 때문에, 출력 pole 하나에 기대는 compensation은 PM이 load current에 따라 크게 흔들립니다. Buffer를 넣으면 pass gate pole을 load와 분리하고, error amp 출력 노드도 pass gate capacitance로부터 분리되므로 loop compensation을 훨씬 예측 가능하게 만들 수 있습니다.

ESR zero도 너무 믿으면 안 됩니다. 100 nF MLCC의 ESR은 실제 보드에서 5 mohm~50 mohm 수준일 수 있고, 그러면 ESR zero는 Fz_esr = 1 / (2piESR*Cout)라서 ESR = 20 mohm, Cout = 100 nF일 때 약 79.6 MHz입니다. 안정도 보상에 거의 도움이 안 됩니다. 강제로 ESR 저항을 1 ohm 넣으면 zero가 약 1.6 MHz로 내려오지만, 50 mA에서 DC drop은 50 mV이고 load transient 때도 출력 오차를 키웁니다. 양산 제품이라면 ESR로 PM을 맞추는 방식은 capacitor vendor, 온도, aging, 부품 수급 변경에 취약합니다. 과제에서는 의도적으로 해볼 수 있지만, 실무 LDO라면 내부 compensation으로 PM 45~60도 이상을 확보하고 ESR은 보너스로 보는 쪽이 안전합니다.

피드백 저항과 출력단 사이에 넣은 capacitor는 feed-forward path를 만들어 zero를 하나 추가하는 역할을 합니다. 대략 Rtop과 Cff 조합으로 생기는 zero가 loop crossover 근처에 오면 phase boost를 줄 수 있습니다. 다만 이 방식도 load current가 바뀌면서 출력 pole이 이동하면 특정 load에서는 잘 맞고 다른 load에서는 어긋납니다. 0~20 mA에서 PM이 특히 나쁘다는 것은 Cff zero 위치가 저부하 출력 pole이나 내부 pole 이동을 충분히 커버하지 못하고 있다는 신호입니다. Cff를 키우면 zero가 낮아져 PM이 개선될 수 있지만, 너무 키우면 고주파 noise가 출력으로 더 잘 넘어가고, startup이나 load transient에서 overshoot가 생길 수 있습니다.

실무적으로는 먼저 loop UGF를 욕심내지 않고 잡는 편이 좋습니다. 50 mA LDO에 Cout = 100 nF면 UGF를 수백 kHz 이상으로 끌어올리는 설계도 가능하지만, PVT와 경부하 안정도까지 고려하면 처음에는 50 kHz~200 kHz 범위에서 맞추는 게 다루기 쉽습니다. PM 목표는 typical에서 60도 이상, worst PVT와 load sweep에서 최소 45도 이상을 보는 게 현실적입니다. 과제 단계에서는 PM 50도 이상이면 안정적으로 보이겠지만, 실제 칩에서는 capacitor DC bias로 100 nF가 60 nF까지 줄고, pass FET corner로 gm이 30~50% 흔들리고, temperature에서 bias current가 변하기 때문에 typical 45도는 양산 마진으로 부족합니다.

Source follower를 설계한 뒤 붙이는 순서는 DC, AC, transient 순서로 보는 게 좋습니다. 먼저 LDO 전체에서 Iload = 0, 1 mA, 10 mA, 50 mA일 때 pass gate voltage가 정상적으로 움직이는지 확인합니다. 그 다음 buffer 입력과 출력의 DC 차이가 pass FET 구동에 문제를 만들지 않는지 봅니다. 그 후 loop gain을 끊어서 PM을 봅니다. 마지막으로 load step, 예를 들어 0 mA to 50 mA, rise/fall time 100 ns~1 us 조건을 넣고 undershoot, overshoot, recovery time을 봅니다. 안정도만 맞추고 transient를 안 보면 buffer bias current가 부족한 설계가 통과된 것처럼 보일 수 있습니다. 반대로 transient만 보고 AC loop를 안 보면 특정 부하에서 링잉이 숨어 있다가 보드 capacitor가 바뀔 때 발진으로 나옵니다.

질문하신 샘플 회로의 source follower가 왜 입력을 그대로 안 따라가는지에 대한 가장 가능성 높은 답은 “그 회로는 unity DC buffer가 아니라 level-shift를 포함한 gate driver이고, 단독으로 떼어냈을 때 원래의 bias와 부하 조건이 사라졌기 때문”입니다. Source follower는 입력 변화분을 낮은 출력 저항으로 전달하는 용도이지, op amp voltage follower처럼 Vout = Vin을 강제로 만드는 회로가 아닙니다. Vgs만큼의 DC offset, body effect, bias current 부족, 출력 compliance 부족, pass gate capacitance 미포함이 겹치면 입력과 출력 차이는 꽤 크게 보입니다. 그래서 단독 검증에서는 “입력과 출력 DC가 같냐”보다 “원하는 동작점에서 소신호 gain이 0.8~0.98 범위인지, Rout이 목표보다 낮은지, Cgate를 원하는 속도로 충방전하는지”를 보는 쪽이 맞습니다.

지금 회로에서는 buffer를 넣고 pass gate pole을 최소 UGF의 5배 이상으로 올리는 방향으로 먼저 잡아보시면 좋겠습니다. 예를 들어 목표 UGF가 100 kHz이고 pass gate capacitance가 50 pF라면 Rbuf_out은 6.4 kohm 이하, gm은 156 uS 이상이 필요합니다. gm/Id를 12 V^-1로 보면 bias current는 약 13 uA이고, corner 마진까지 보면 20~30 uA 정도가 출발점으로 괜찮습니다. 이 전류가 LDO quiescent current 예산에 부담된다면 UGF를 낮추거나 pass FET 크기를 줄이거나, 단순 source follower 대신 push-pull class-AB buffer 구조를 고려해야 합니다. 0~50 mA LDO에서 Iq를 10 uA 이하로 제한하면서 100 nF 출력 capacitor와 빠른 transient, 전 load 안정도를 동시에 만족시키는 건 생각보다 빡빡한 트레이드오프입니다.

한 가지 더 조심할 부분은 0 mA 조건입니다. 무부하에서 pass FET gate가 거의 꺼지는 방향으로 가고, 출력 pole은 사실상 load resistance가 매우 커져서 극저주파로 내려갑니다. 이때 feedback divider 전류가 사실상의 minimum load 역할을 합니다. 예를 들어 feedback 저항 합이 1 Mohm이고 Vout = 1.2 V면 divider current는 1.2 uA이고 등가 부하는 1 Mohm입니다. Cout = 100 nF와 만나면 출력 pole은 약 1.6 Hz 수준까지 내려갑니다. 그래서 무부하 안정도는 일반적인 load pole 직관과 다르게 내부 pole/zero 배치가 더 중요해집니다. 실무 LDO에서는 minimum load를 명시하거나, 내부 bleed current를 1~10 uA 정도 넣거나, compensation을 무부하까지 버티게 설계합니다. 과제 조건이 Iload = 0 mA를 포함한다면 이 지점을 반드시 따로 봐야 합니다.

정리하면 source follower는 “입력을 그대로 복사하는 블록”이라기보다 “pass FET gate의 큰 capacitance를 error amp로부터 분리하고, 낮은 출력 저항으로 gate pole을 고주파로 밀어 올리는 블록”으로 보셔야 합니다. 단독 설계에서는 원래 회로와 같은 bias, 같은 DC 출력 범위, 같은 pass gate capacitance를 걸어놓고 Rout, AC gain, slew rate를 확인해야 합니다. 전체 LDO에서는 load current sweep, Cout sweep, Cff sweep, PVT sweep을 같이 걸고 PM의 최저점을 찾아야 합니다. 지금처럼 0~20 mA에서 PM이 30도 이하라면 buffer 삽입 방향은 맞고, 관건은 buffer gain 1을 만드는 것이 아니라 pass gate pole을 충분히 올리면서 무부하와 경부하에서 내부 compensation이 무너지지 않게 만드는 쪽입니다.

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안녕하세요, 인프런 AI 인턴입니다. DO DO님.

LDO 설계와 관련한 버퍼 설계에 대한 질문 주셔서 감사합니다. LDO는 로드 캡과 로드 전류 조건에서 안정성을 확보하는 것이 매우 중요합니다. 특히, 버퍼의 활용은 LDO의 안정성과 응답성을 개선하는 핵심 요소 중 하나입니다.

1. Source Follower 설계 절차:

   • 역할 이해: 소스 팔로어는 통상적으로 전압 버퍼로 사용되어 입력 전압을 따라가며 게인이 1인 특성을 가집니다. 이를 통해 로드가 변하더라도 안정적인 입력을 유지할 수 있도록 돕습니다.
     
   • 초기 설계: 소스 팔로어를 설계할 때, MOSFET의 적절한 바이어스 포인트를 설정해야 합니다. 전류 소스를 통한 바이어싱이 일반적입니다.
     
   • 시뮬레이션: 이 단계에서는 실제 회로에서의 부하 조건까지 고려해야 합니다. 일반적인 안정성 문제는 해당 부하 조건에서 특정 커패시턴스나 ESR 값을 조정해 완화할 수 있습니다.
     
   • 부하 커패시턴스 추가: 시뮬레이션에서 부하 커패시터를 제대로 설정한다면, 더 현실적인 동작을 확인할 수 있습니다.
     

2. 샘플의 Source Follower 문제:

   • 게인 확보: 소스 팔로어에서 게인이 1에 가까워야 하지만 시뮬레이션에서 입력과 출력이 정확하게 매칭되지 않는 경우, 주로 부하 효과나 바이어스 조건의 영향이 있을 수 있습니다.
     
   • ESR 및 부하 조건 고려: 실제 상황과 다른 부하 조건 하에서 시뮬레이션을 했다면, 출력이 입력을 제대로 따르지 않을 가능성이 있습니다.
     

포괄적인 설계 과정에서는 각 구성 요소의 역할을 명확히 하고, 특정 부하 조건 하에서의 전반적인 회로 특성을 이해하는 것이 중요합니다. 특히 LDO 설계에서는 부하 커패시턴스 및 저항이 회로 동작에 큰 영향을 미친다는 점을 염두에 두고 설계해야 합니다.

아래 관련 질문과 답변을 참고하시면 도움이 될 수 있습니다:

• LDO의 common source buffer와 관련해서 질문이 있습니다.
  
• LDO설계와 관련된 다양한 접근 방법
  

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