inflearn logo
강의

Course

Instructor

Seolgye-Dokhak's Verilog Master Season 1 (A Career Leap for Digital Design Engineers Completed with Practical Coding Test Problems)

L0-P03 design에 예제 코드가 그대로 실려있습니다.

69

flowingsunset

1 asked

2

안녕하세요 🙂

[1. 질문 챕터] : L0-P03_vector

[2. 질문 내용] : 제공해주신 Lecture/Practical_interview_student/LEVEL_0/L0_P3_vector/design/vector.v에서

TODO 아래에 정답 코드가 삭제되어있지 않습니다.

[3. 시도했던 내용, 그렇게 생각하는 이유] : 자료 수정 부탁드립니다!

 

verilog-hdl system-verilog

Answer 2

0

semisgdh

업데이트 하였습니다.

https://inf.run/H1UA7

알려주셔서 진심으로 감사드려요. 즐공하세요!!

0

semisgdh

앗! 알려주셔서 감사합니다!

현재 출장중이라서, 내일 밤에 수정할 수 있을 것 같아요. 감사합니다!!

[HDL 32장-2부] 참고 링크 관련

1

36

2

강의 만료일 연장 신청

0

33

2

기초예제 파일 불러오기 문의

0

26

2

Zybo 환경에서 PL RTL UART 보드 검증 방법

0

31

2

혹시 별도의 자료가 있나요?

0

34

2

queue assignment pattern 문의 건

0

33

1

Mission 5 문의 건

0

46

2

Zynq z7 FPGA single-ended 관련

0

40

1

환불 문의

1

87

2

[LV1_P4_REGISTER ] Non-Blocking

1

47

2

조건문에서 if 연속 사용

1

58

2

vivado 설치

2

89

1

LV1-21 Edge Detector 구현 방법 질문

1

68

1

학교에서 사용하는 툴

1

75

2

[L1-P16 clog2 with memory] clog2 function 질문

1

93

4

fsm 설계 방식에 대한 질문

1

71

2

Level0_P12_verification_testbench

1

64

2

mobaxterm 완전 삭제법

1

225

2

155ns 타이밍 이슈에 관한 궁금증(?)

1

73

2

build 오류

1

84

2

VIVADO 환경

1

90

2

코딩테스트

1

75

2

vscode 환경세팅 방법

2

159

2

L1-P12 인터럽트 제어 질문

2

71

2