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Seolgye-Dokhak's Verilog Master Season 1 (A Career Leap for Digital Design Engineers Completed with Practical Coding Test Problems)

L0-P03 design에 예제 코드가 그대로 실려있습니다.

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flowingsunset

1 asked

2

안녕하세요 🙂

[1. 질문 챕터] : L0-P03_vector

[2. 질문 내용] : 제공해주신 Lecture/Practical_interview_student/LEVEL_0/L0_P3_vector/design/vector.v에서

TODO 아래에 정답 코드가 삭제되어있지 않습니다.

[3. 시도했던 내용, 그렇게 생각하는 이유] : 자료 수정 부탁드립니다!

 

verilog-hdl system-verilog

Answer 2

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semisgdh

업데이트 하였습니다.

https://inf.run/H1UA7

알려주셔서 진심으로 감사드려요. 즐공하세요!!

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semisgdh

앗! 알려주셔서 감사합니다!

현재 출장중이라서, 내일 밤에 수정할 수 있을 것 같아요. 감사합니다!!

fpga

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test class의 constructor 부분을 보다가 궁금한 점이 있어 질문드립니다.

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output.txt가 이상하게 나옵니다.

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season 2 코딩테스트 강의에 대한 문의드립니다.

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4:1먹스 구현방식에 대한 질문입니다.

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Windows 기능 켜기

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[L1-P02] 멀티플렉서 실전 결과 확인하는데 시간이 너무 걸립니다.

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환경설정 문

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환불 문의

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[LV1_P4_REGISTER ] Non-Blocking

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조건문에서 if 연속 사용

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vivado 설치

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LV1-21 Edge Detector 구현 방법 질문

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학교에서 사용하는 툴

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[L1-P16 clog2 with memory] clog2 function 질문

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4

fsm 설계 방식에 대한 질문

1

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Level0_P12_verification_testbench

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mobaxterm 완전 삭제법

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155ns 타이밍 이슈에 관한 궁금증(?)

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build 오류

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VIVADO 환경

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코딩테스트

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vscode 환경세팅 방법

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L1-P12 인터럽트 제어 질문

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