이론편의 경우는 amba spec이나 Xilinx Reference manual을 보면 알 수 있는 내용들이지만, 실질적으로 구현할 때는 참고할 만한 구현체와, 모르는 기능의(특히 protoinst나 VIP활용 부분에서) 유무가 많이 차이나는데, 실질적인 도움이 많이 되었습니다.

hjKim

설계독학과 함께 Verilog HDL을 이용하여 SoC Bus의 기본이 되는 AMBA AXI4 설계와 VIP 검증 경험을 쌓아봅시다!

설계독학맛비

배움이 더 쉬워지는 9월의 할인

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

hjKim님, 정성스러운 수강평 남겨주셔서 감사합니다.
말씀해주신 것처럼 레퍼런스 매뉴얼만으로는 체감하기 어려운 부분들이 있는데, 실습과 함께 구현체를 접하시면서 도움이 되셨다니 저도 기쁩니다. 특히 protoinst와 VIP 활용 같은 세부 기능까지 와닿으셨다니 보람을 느낍니다. 배운 내용을 실제 프로젝트에도 잘 연결해 보시길 응원합니다!

반도체

verilog

fpga

amba

임베디드

입문

초급

중급이상

베릴로그 HDL

Verilog HDL

필드 프로그래머블 게이트 어레이

FPGA

Embedded

설계독학맛비's Verilog HDL Season2 를 시작하기 전에

Data 전송의 기본이되는 Valid / Ready Handshake 설계 정복하기

원활한 Data 전송을 위한 필수 Buffer, FIFO 설계 정복하기

AXI4 Interface 를 설계하기 위한 이론 및 검증환경 숙지하기

AXI4-Lite 설계 정복하기

AXI4-Stream 설계 정복하기

AXI4 설계 정복하기 (feat. 설계엔지니어라면 꼭 알고 있어야하는 내용들!!)

Mem copy IP. DMA (Direct Memory Access) 설계하기.

[프로젝트] "Matbi Mem copy IP" 를 FPGA 에 올려보자! (동작 및 Performance 확인)

마치며