박진우님의 생생한 수강평, 설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
수강평 3
평균평점 5
원래 아날로그 회로를 전공했지만, 대 AI시대에 맞춰 발전 트렌드 빠르고 더 섹시(?)한 분야가 끌려 디지털 회로로 전향하려고 준비하고 있는 대학원생입니다. + 내용을 정말 차분히 잘 설명해주셔서 개발 플로우를 익히기 정말 좋습니다. + 실습파일 제공해주시는걸 토대로 따라서 공부하시거나 복습하기에도 유용합니다 + IDEC 강의도 꽤 들어봤는데, 맛비님 강의가 짱입니다. - 아주 기초적인 Verilog 문법이나 우분투에 친숙하지 않으신 분들이면 약간의 진입장벽이 예상됩니다. WSL 기반이다보니 본인의 개발환경에 따라 강의에서 다뤄지지 않는 버그들이 나오는 경우가 있습니다. 직접 트러블슈팅을 하셔야하지만, 이것도 좋은 연습이라고 생각합니다! 강추!
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박진우님, 설계 방향을 전환하는 과정에서 제 강의가 도움이 되었다는 말씀에 큰 보람을 느낍니다. 차분하게 내용을 정리해주시고, 실습 구성부터 개발 환경에 대한 현실적인 피드백까지 남겨주셔서 진심으로 감사드립니다. 말씀 주신 WSL 기반 환경에서의 예외 상황이나 Verilog 문법의 사전 학습 여건에 대해서도 이후 강의에 더 반영할 수 있도록 고민해보겠습니다. But!! 긍정적으로 잘해결해주셔서 감사합니다! 90%까지 잘 따라오셨으니 이제 완주까지 얼마 남지 않았습니다! 끝까지 함께하며, 앞으로 디지털 회로 분야에서 멋진 커리어로 이어지시길 진심으로 응원합니다!
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