박찬용님의 생생한 수강평, 설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
수강평 1
평균평점 5
학교 수업에서는 대부분 Gate Structure Modeling으로 코딩 했었습니다. Behavior로 코딩해도 Netlist 합성툴이 알아서 synthesis 할 수 있다는 걸 처음 알았네요! 좋은 강의 감사합니다.
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수강평 진심으로 감사드립니다 :) 비메모리 설계관련 현업에 오시면 Gate Level 은 거의 (최소한 저는 99% 이상이라고 하고싶어요) 못보실 것 같아요. Verilog HDL 설계 -> 합성 -> Netlist 해당 Flow 는 이미 20년이상 잘 사용되는 Flow 입니다. 비메모리 설계관련 기업의 채용공고를 보시면 Verilog HDL 이 큰 도움이 되실것이다 확신이 생기실거에요. 즐공하세요 :)
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