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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 21장] 프로젝트 Fully Connected Layer 설계 - 코드리뷰편

build 관련 문의드립니다

513

고다휘

작성한 질문수 12

1

안녕하세요, S1부터 수강한 학생인데요,

S1 환경셋업 영상을 보며 세팅하고, S1에서 환경 테스트하는 것 (make, 빌드) 이상없이 완료했습니다

다만 fpga 21장에서 build하는 중 위와같은 오류가 나는데요, 혹시 원인이 짐작가신다면 조언 좀 부탁드립니다. 두 사진은 같은 오류를 나타내고, 각각 기본모드와 sudo모드에서 돌려본 결과입니다

감사합니다.

답변 1

0

설계독학맛비

안녕하세요 :)

해당 환경은 Verilog HDL Season1 에서 설치 완료했다 가정하고 진행합니다.

(저희가 주고받은 메일에서도 말씀을 드렸지만, FPGA 강좌에서 나올 적합한 질문은 아닌 것 같아요)

linux 기반 vivado 설치 환경셋업에 문제가 있으신 것 같습니다.

https://www.inflearn.com/questions/957789/xvlog-xelab-xsim-command-not-found

설치 과정을 올려주시면 해결에 도움이 될 것 같아요.

즐공하세요 :)

수업 잘 들었습니다.

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