inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 14장] HW 가속기의 비밀인 Pipeline 을 이해해보자 (실습편)

1억^8을 실제로 해 봤습니다.

401

베릴로그응애
2

연산 규모가 늘어날수록 HW/SW의 격차는 어마무시해진다고 맛비님이 강의에서 말씀하셨죠.

얼마나 어마무시해질지 궁금해서, for문의 마지막에 정말로 1억을 넣고 시뮬레이션을 돌렸습니다. 그러니까 연산의 마지막에는 1억의 8제곱을 계산한 것입니다.

결과는 아래와 같습니다.

- SW(C 코드): 23초

- HW(Verilog): 1초(시뮬레이션상 시간)

23배라는 차이를 보였습니다.

실험 결과를 공유하고 HW의 유용함을 알리기 위해 이 글을 적었습니다!

실험

답변 1

0

설계독학맛비

안녕하세요 :)

23 배라니.... 어마어마..? 하군요. (이걸 해봤을 줄이야...)

여기서 SW 는 CPU 라는 1억개가 넘는 Transistor 를 가진 Chip 위에서 돌리셨지만,

저희가 만든 HW 는 곱셈이 3개 뿐인 1000 개 이하의 Transistor (예상치?) 를 갖고 있죠.

만약에 ^3 HW 가 1억개의 Transistor 를 사용할 수 있다면..?! (예를 드는 겁니다 ㅎ)

진짜 어마어마 (23배) * (1억/1000) = 배  가 나겠네요.

HW 가 참...?! 재밌죠..?!!!!!!

즐공하세요 :)