HDL 코드 관련 고민 질문드립니다.
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안녕하세요.
현재 대학원에서 AI HW (FCL) 설계 과제를 맡게 되어, 이번 강의를 수강하게 되었습니다.
강의를 들으며 HW 연산에 대한 지식을 쌓고, AXI 동작원리나 Memory I/F 간의 메커니즘을 머리로 이해는 가능하지만, 코드를 2~3번 봤는데도 이해가 어렵고 스스로 짤 수 있을것 같다는 느낌을 받지 못하고 있습니다.
대학교 시절 디지털논리회로 과목을 수강 했고, 어느정도 HDL 언어에 기초는 있지만, 그때 배운건 주로 게이트 단위의 RTL이었기에 버겁다고 느껴집니다.
아무래도 맛비님의HDL 강의를 뛰어넘고 바로 FPGA를 들어서 라고 생각이 드는데,, 이런 고민을 갖고 있는다면 맛비님의 HDL강의를 듣는다면 해결될 수 있을까요 ?
답변 2
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답변 감사합니다. 맛비님
처음 접하는 분야다 보니 공부해야할게 많네요 ㅎㅎ
그러는 와중에도 영상에서 많은 도움 받고 있습니다.
혹시 다시 공부하다가 질문이 생겨서 이렇게 다시 댓글 남기게 되었습니다.
Fully Connecter Layer 설계하는 Code 리뷰 편에서 Output node가 4개이기 때문에
총 Core를 4개 사용하신거라 이해하였습니다. (아래 사진과 같은 모습)
그렇다면, 만약 Output을 256개의 Node로 설정한다고 하였을때도 마찬가지로 Core를 256개 설정해야하나 궁금해서 이렇게 다시 답변 남기게 되었습니다.
감사합니다!
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core 를 256 개 사용하는것이 가장 수정하기 쉬운 방법 같은데요.
당연히 이렇게 하면 core 의 수가 기존대비 64 배 증가하는 것이기 때문에, 이렇게 과하게? 필요한가 싶어요. PPA 를 고려해서 core 개수를 정하고 share 하는 방법도 고려해볼 것 같아요.
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안녕하세요 🙂
"아무래도 맛비님의HDL 강의를 뛰어넘고 바로 FPGA를 들어서 라고 생각이 드는데,, 이런 고민을 갖고 있는다면 맛비님의 HDL강의를 듣는다면 해결될 수 있을까요 ?"
제 강의를 들어서 AI HW (연구수준의 난이도) 설계과제를 바로 하실 수는 없을꺼에요.
최소한 강의를 만들 때 "이 정도 지식은 갖추어야 시작할 수 있다." 라는 필수 지식 전달을 목표로 합니다.
개인의 경험과 지식격차가 매우 크기 때문에 제가 판단하기는 어려울 것 같습니다.
석사 급 레벨이라면 "강의는 강의일 뿐" 이라는 생각을 가지시고 본인만의 연구를 이어나가시기를 바랄께요.
즐공하세요 🙂
안녕하세요..
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