[2주 합성 실습 챌린지 6기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기

모집 일정: 2026-05-05 ~ 2026-05-18 선착순 5명 마감 강의 일정: 2026-05-19 ~ 2026-06-01 내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습