[2주 합성 실습 챌린지 1기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기

모집 일정: 2025-12-23(화) ~ 2026-01-05(월) 선착순 5명 마감 강의 일정: 2026-01-06(화) ~ 2026-01-19(월) 내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습

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2025. 12. 23. 01:02

강의 신청 시 설문작성 필수

안녕하세요, 메타앙코르 입니다.

해당 챌린지 강의는 직접 Synopsys의 Design Compiler tool을 사용하면서 진행되는 강의입니다.

아무 강의나 클릭하면 설문작성 버튼이 보입니다.

설문작성을 하셔야 저희가 Design Compiler tool을 사용할 수 있는 환경을 제공해 드릴 수 있습니다.

반드시 설문작성 부탁드립니다.

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