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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
[20장] direct assign 관련 질문
simple_bram_ctrl 모듈에서 bram으로 부터 받은 입력(q0)을 바로 o_mem_data에 assign 한 것에 대해 레지스터를 통해 연결하는 것을 추천한다고 주석을 달아주셔서이런 식으로 레지스터를 통해 연결을 하면, 예상한 것과 같이 bram에서 이미 1 clk 뒤에 출력하기 때문에 결과적으로 2 cycle 후에 데이터가 출력이 되는 상황이 발생하였습니다.맛비님께서 말씀하신 것처럼 레지스터를 활용하여 출력을 하는데 실습 결과처럼 1cycle 뒤에 데이터가 출력되게 하기 위해서는 어떤 식으로 코드를 구성해야하는지 조언해주시면 감사하겠습니다.추가로 r_mem_data를 선언하시고 실제로 실습에서 사용 안하신 이유가 궁금합니다.
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digilent zybo z7 프로젝트를 arty z7 보드에 적용가능한가요!
안녕하세요! 맛비님!verilog hdl 강좌부터 fgpa s1강좌까지 모두 잘 수강하였고 추가적으로 더 공부하고자 하였는데 맛비님이 유튜브에 올려주신 digilent에서 hdmi 연결하는 과정을 보고 따라하고 싶었습니다. arty와 zybo의 큰 차이가 memory 정도라고 알고 있는데그대로 arty 보드에 적용가능할 지 여쭙고 싶습니다 !
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wsl과 ubuntu 관련 용량 문제
안녕하세요, 맛비님. 수업 정말 잘 듣고 있습니다. 다름이 아니라 수업을 들으며 빌드도 해보고, 파형도 보던 중에 컴퓨터가 아무래도 이상해진 것 같아 보았더니 512기가 SSD 용량 중에서 ubuntu가 400기가를 차지하며, 컴퓨터가 먹통이 되었습니다. 수업은 3분의 1정도만 수강한 상태라 절대 400기가를 차지할 리 없다고 생각합니다. 제가 비정상적인 상황인건지, 아니면 맛비님은 주기적으로 큰 용량의 파일을 지워주는 것인지 궁금합니다.
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watch의 critical path
우선 vivado tool에 대한 이해도가 상당히 낮습니다 ㅜㅠ 그래도 혼자 최대한 해보자는 마음으로 이것저것 만져보고 있는데 이해가 안되는 점이 있어서 질문드립니다! 강의에서 말씀하시길 wire [5-1:0] hour_val = (r_sec_cnt/(60*60)) % 24;부분이 critical path라고 말씀하셨는데 vivado에서 bitstream을 생성하던 중에 오류를 보니까 뭔가 느낌상 source, destination 부분을 보면 될 거 같더군요근데 destination이 o_hour가 아닌 o_min으로 돼있더라구요혹시나해서 o_hour로 가는 path를 열어보니 거기선 positive slack이었습니다. 그래서 이걸 보고 위 코드가 아닌 wire [6-1:0] min_val = (r_sec_cnt/60) % 60;해당 코드에서 neg slack이 발생한 거 같은데 맞을까요?? 그리고 해결책으론 re-timing을 사용하셨는데 제가 1차원적으로 생각하기엔 clock period를 두배하면, 즉 100MHz가 아닌 50MHz로 바꾸면 뭔가 굳이 코드를 수정하지 않아도 될 거 같은데 맞는 논리일까요..?
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설치 끝난 후 실행오류
안녕하세요 ! 설치를 며칠째 하고있는데 결국 설치까지는 완료가 됐습니다. 그러나 오류로 vivado실행이 안되고 있는 상태입니다.맛비님과 같은 명령어를 사용했으나 출력문이 다르기도 합니다which vivado 명령어를 쓰면 아무것도 안 뜨는데 그렇다고 설치가 안 된 것은 아닙니다..근데 ./xvlog실행은 안 됩니다....~/.bashrc파일에 source 추가도 해주었습니다.xvlog실행이 안되어서 vi ~/.bashrc에export PATH="/mnt/d/yubeen/tools/Vivado/2022.2/bin/:$PATH" 추가는 못했습니다만 만약 하게 된다면 여기서 /mnt/d/ 이 부분은 어떻게 처리를 해야할까요? 이 문제에 앞서 어떻게 하면 실행이 될까요? ㅜㅜ 지우고 재설치해야할까요..
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chapter 3. fpga에 올리기 관련한 질문입니다.
안녕하세요. IP를 만든 후 새로운 프로잭트에서위와 같이 ZYNQ를 불러오는 단계에서 vivado가 아래와 같은 메세지와 함께 먹통이됩니다.Prism-ES2 Error : GL_VERSION (major.minor) = 1.4구글에도 관련하여 해결법이 잘 안보여서 혹시 해결법을 아시나해서 질문드립니다!
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zybo z7-20 정상작동 확인 관련 질문입니다.
안녕하세요.이번에 zybo z7-20을 사게되어 선생님께서 블로그에 올리신 글을 보고 보드를 점검해보려하는데,(https://aifpga.tistory.com/entry/Zybo-Z7-20-%EA%B0%9C%EB%B4%89) 여기에 올려주신 동영상과 같이 led가 들어오지 않으며 hdmi로도 아무것도 출력이 되지 않아 혹시 어떤게 문제일까 싶어서 문의드립니다.위와 같이 저 빨간불만 깜빡거립니다.
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VIVADO Linux 프로젝트 생성 질문
안녕하세요.FPGA에 관심이 가지게 되어서 VIVADO 강의가 있어서 공부 욕심이 생겨서 수강을 하였습니다.현재 강의 중에서는 Linux에서 Project 를 생성 하는 방법이 따로 언급이 없으며 Vivado를 설치하여 chapter를 열 수 있지만, 개인적으로 폴더를 생성 후 프로젝트를 따라가면서 배워보고 싶은데 방법을 알 수 있을까 하여 문의 드립니다.참고할 사이트 있으면 기재해주시면 감사합니다.
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17장 num_cnt 적용 이유
강의 8:30초 부분reg [6:0] num_cnt; 변수를 사용하는이유가사용자가 i_num_cnt 를 쭉 100으로 유지하지 못하는 경우가 있으니 i_run 신호에 맞춰 i_num_cnt를 캡쳐해서 사용하는 경우가 있다. 여기서 쭉 100으로 유지 못하는 경우라는게i_num_cnt 값을 cnt value 만큼의 클럭 사이클을 유지하지 못하는 경우를 말씀하시는건가요?예를 들면 i_num_cnt 가 100이면 100사이클만큼 유지가 되어야 하는데 이를 유지 하지 않더라도 100 사이클동안 카운트 증가가 되도록 하려고요.
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[14장] Question. Latency
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 좋은 강의 제공해주셔서 감사합니다.질문이 있습니다. 14장에서 설계한 모듈의 testbench 모듈을 확인해보면, DUT에 인가하는 입력 신호가 Clock의 Falling edge일 때 인가되는 것으로 해석을 했는데요. 그렇다면, 해당 모듈의 Latency는 2 Cycle + 0.5 Cycle (Falling edge) 해서 2.5 Cycle로 보아야 하나요? 만일 그렇다면, 저희가 설계한 모듈이 testbench에 따라서, Latency가 달라지는건가요? (이렇게 생각하면, 아닌 것 같아서, 여쭈어 봅니다.) 감사합니다.
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메모리 반도체에서 Verilog 활용 방안에 대해서 궁금합니다.
안녕하세요 맛비님. 강의가 재밌어서 열심히 듣다보니 구매한지 3일만에 season 1 강좌 수강을 80% 마무리했습니다. 감사합니다. 이제 곧 FPGA 설계 강좌를 수강할 예정인데 메모리 반도체 분야에서도 이렇게 HW 가속기 설계 실습을 해본 것이 + 요인이 될지가 궁금합니다. (결국 메모리 반도체 설계에서는Verilog 코딩 경험이 검증에서만 쓰이는 것이 아닌지...?) 삼성전자는 S.LSI 사업부가 있기 때문에 이쪽으로 지원을 할 예정이지만 SK 하이닉스의 경우 메모리 반도체만 진행하고 있기 때문에 나중에 지원할 때 HW 가속기 설계 경험을 어필해도 괜찮은건지, 괜찮다면 어떻게 어필하는 것이 좋을지 조언해주시면 감사드리겠습니다..! 또한, 차량용 반도체 SOC 설계 분야에서도 이러한 HW 가속기 설계 경험을 어필해도 괜찮은 것일까요? 아직 초반이라 감이 잘 안잡혀서 이렇게 질문드립니다. 감사합니다!!
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보드 세팅 관련 문의드립니다.
안녕하세요. 원래는 FPGA 보드를 구매하려고 했다가 금전적으로 부담이 되어 학교에 문의를 넣었더니 대여를 해준다고 하여 그 보드를 사용할 계획입니다. 제가 사용할 보드는 PYNQ-Z2 Board입니다. 혹시 이 보드를 사용해서 그대로 FPGA 강의를 따라가면 될까요? 다른 추가적인 설정을 해야한다면 어떤 설정을 해야할까요? 감사합니다.
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verilog 기본 문법 질문드립니다.
모듈을 작성할 때 첫번째와 같이 module~ ; 하고 뒤에 변수 선언들을 ;로 구분하는 경우와두번째와 같이 module~( 하고 변수 선언들을 , 로 구분한 뒤에 );로 닫아주고 이 후 동작을 정의하는 경우가 무슨 차이가 있는지 모르겠습니다. 첫번째 코드를 module tb_clock_generator( reg clk, reg clk_en, wire o_clk); 로 수정을 하면 코드 에러가 뜨는데 무슨 차이인지 설명해주시면 감사하겠습니다ㅜㅜ
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Matbi watch 초반 문제 질문..
여기서 3번 4번이 헷갈립니다. 애매하게 개념이 잡혀있긴 했었는데 counter 부분을 다시 여러번 들어도 확실하게 개념이 잡히지 않네요..아래는 제가 편의상 2Hz로 바꿔서 생각해본 논리입니다. 혹시 어디가 잘못된 걸까요..? Q31초동안 2사이클이 입력됨, 2사이클 = +2따라서 0+2 =2Q41초가 지난 시점 = 2사이클이 지남. 1사이클당 1씩 증가하기에 2사이클이 지나면 +2가 돼야함.따라서 0+2 = 2.. 이 사진은 제가 대충 그려본 timing diagram입니다.. Q3, Q4번 설명 부탁드려도 될까요??
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[HDL 2장] 커서 옮기는 법
여기서 오른쪽으로 커서 어떻게 옮기나요?.. 구글링해도 잘 모르겠네요 ㅠㅠ
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BRAM 강의 질문있습니다!
질문 1. 실습편에서 simple_bram_ctrl.v 에서 맨 마지막 코드에 // 1 cycle latency to sync mem outputalways @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= 0; end else begin r_valid <= o_read; // read data endend라는 코드가 있는데 이 코드가 어째서 1 cycle 뒤로 미루는 코드인지 이해가 잘 안 가네요.. fsm에서도 비슷한 코드가 있었는데 'done상태에서 외부 신호를 기다리지 않고 한 사이클 뒤에 idle 상태로 넘어간다' 라고 말씀하신적이 있거든요어째서 그런건지 이해가 잘 안가서.. 설명 부탁드려도 될까요! 그리고 그럼 일반화 해서 한 사이클 뒤로 미루기 위해선 저런 형태의 코드를 사용하면 될까요? 질문 2. BRAM 시뮬레이션 부분을 보면 q0부분이 실제로 한사이클 뒤로 밀려서 나오는데 이건 실제로 메모리를 사용해서 한 사이클 밀려서 나온 건가요?아니면 맛비님께서 latency를 보여주시기 위해 한 사이클 뒤로 미루신 건가요? 제가 찾아보기엔 임의로 한 사이클 미룬 코드는 보이지 않는데.. 궁금합니다! 그리고 만약 메모리를 사용하였기에 한 사이클이 미뤄져 q0가 출력된 거라면 현업에서는 한사이클 미뤄질지 두 사이클 미뤄질지 어떻게 아나요..?이것도 말씀하신대로 메모리 관련 문서를 보고 판단해야하는 건가요?미뤄지는 사이클에 따라 valid 신호를 주어야할텐데 그에 맞춰서 valid 신호를 주는 방법이 있나요?
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step3 source추가에서 오류가 있습니다
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님 xilinx vivado 설치 영상중 step3 과정중 source 추가를 하는 과정중에 error가 떠서 글을 쓰게 되었습니다. xilinx 버전은 동영상과 같은 2022.2 다운 받고 source ./tools/Xilinx/Vivado/2022.2/settings64.sh 로 명령어를 바꾸어 입력해보았지만 error가 나옵니다.혹시 몰라 자동 source 과정도 해보았지만 vivado는 실행되지 않았습니다 ㅜㅜ
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맛비님 안녕하세요!
맛비님 안녕하세요!강의 관련 질문은 아니라서 많이 조심스럽지만..물어볼 데가 없어서 맛비님께 질문드리게 되었습니다..!혹시 부담스러우시다면 답변 안해주셔도 괜찮습니다!!제가 연구실에서 나오게 되면서 하드웨어 설계 공부를 위해 데스크탑이나 노트북을 새로 사려고 하는데요...!이 쪽으로는 완전 문외한이라서.. 여쭤보게 되었습니다!램 16기가, 인텔 i7외에 추가적으로 필요한 스펙이 있을까요?!...제가 기존에 맥북 프로를 가지고 있는데 맥 환경에서는 개발이 많이 어렵더라구요...!답변 주신다면 정말 감사하겠습니다!=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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permission error
수업자료를 unzip 하려니 permission error가나서 root 계정에서 압축을 풀었습니다. 강의영상처럼 user 계정으로 다시 접속해서 ./build 하려니 이렇게 오류가 납니다ㅠㅠ그래서 다시 root 계정에서 ./build 하니까 이렇게 나오는데 어떤 문제로 빌드가 되지않는건가요?? 도와주세요vivado 실행은 잘 됩니다! =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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5장 테스트벤치 코드와 관련된 질문입니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================5장 테스트벤치에서 마지막부분 dut와 tb를 연결해주는 named mapping코드에서, 아웃풋에 해당하는 부분이 빈칸으로 되어있는데 혹시 공백으로 두었을 때에는 시스템이 어떻게 인식하는 건가요? 굳이 필요없는 코드 같아 보이는데 편의를 위한 작성인 것인지, 아니라면 o_value값들이 어떻게 연결되는 것인지 질문드립니다.