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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
HW IP 생성 시 IP address의 range 관련 질문
안녕하세요 맛비님, 강의 정말 잘 듣고있습니다!! 다름 아니라 제가 예전부터 실습을 진행하면서 이상함을 느낀것이 제가 axi4를 처음 접하는 실습에서는 myip를 생성해주면 보통 range가 64k로 시작을 했었는데 어느순간부터 제가 후반부 실습을 진행하며 확인을 해보니 계속 4k로 시작을해서 뭔가 address map을 보고 해석하기가 불편하더라구여 다행히 vitis 실행까진 무리없이 되지만 이를 64k로 고치는 방법은 없을까요?Range에서 바꾸려고 해도 갑자기 4K가 최대치로 잠겨있습니다ㅠㅠ
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FPGA 5장 LED깜빡이기 PS 이용 관련 문의드립니다.
안녕하세요. 맛비님제가 갖고 있는 보드가 ZCU104 밖에 없어서 IP 화면이 조금 다르지만 혹시 질문을 받아 주실 수 있으신가요? 막혀서 진행이 안 되고 있습니다. 1. 우선 bit stream generation 을 진행 하였고Export Hardware를 사용하여 xsa file 을 생성하였습니다.vitis 실행 후 build project, run as Launch hardware를 실행하였습니다.다만 Launch hardware에서 아래와 같은 오류가 발생 후 진행이 안되고 있습니다.vivado에서 program device 를 통해서 할 경우 switch blink가 안 되고 sw 에 따라서 led on/off 만 작동하게 됩니다.혹시 vitis 에서 다음과 같은 문제를 해결 하는 방법을 아시나요?? Hardware의 ps 설정이 잘 못 된 것인지.. 아니면 debugger 관련해서 새로운 파일을 만들어야 하는지 감이 안 와서 그렇습니다
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FPGA 16장의 AXI_awaddr에 대해 질문 있습니다!
항상 좋은 강의 감사드립니다!다름이 아니라 16장에서 AXI_awaddr의 값이 변화하는 과정에 대해서 질문이 있어서 문의드립니다!AXI의 address 값이 0x08일 때는 BRAM의 주소 값을 초기화하고, 0x0c일 때는 BRAM의 특정 데이터를 넣어준 뒤 BRAM의 주소 값을 다음으로 넘어가게 한다는 것은 이해하였고, 그 부분이 코드에서 동작하는 것 역시 볼 수 있었습니다. 위 사진의 AWADDR에서도 10과 10 사이에 작게 보이지 않는 부분이 0x0c입니다.하지만 사진에서 보다시피 데이터가 write되는 구간과 구간 사이에서 AWADDR이 0x10으로 변했다가 다시 0x0c로 변하는 현상이 발생하였고, 이렇게 동작하는 부분이 어디인지 주어진 코드를 분석했지만 그 부분을 찾지 못해서 질문드립니다. 어느 코드의 어느 부분에서 AWADDR이 0x0c->0x10->0x0c로 동작하는지 알려주시면 감사하겠습니다!
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FPGA, verilog 키워드 채용공고 중 Integration 업무
안녕하세요. FPGA 채용공고를 보다보면 종종 integration, top integration, top level integration이란 업무가 있는데HDL설계나, FPGA활용 업무에서 integration업무라는게 정확히 어떤일을 수행하는건지 아시나요?설계에 필요한 IP Block이나 모듈을 가져다 통합하는 업무라고 보면 되나요? - 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
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run synthesis 에러
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 설계한 파일 폴더를 통째로 이름이 다른 드라이버(또는 다른 컴퓨터)로 옮겨서 run synthesis를 하면 아래와 같은 에러가 납니다. 아래 사진은 e 드라이버에 실습을 하다가 e 드라이버를 제거 하고 d 드라이버에 복사를 하고 다시 run 을 하니 기존에 있던 경로를 찾고 있는 듯 합니다. 찾아 봐도 경로 설정 하는 부분은 없는거 같은데 왜 이럴까요 ㅠㅠ
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zybo 보드를 활용한 Image processing 강의
zybo 보드를 활용한 Image processing 강의가 언제 쯤 시작되나요?관련 수업이 있으면 꼭 수강하고 싶습니다. 되도록 빨리 오픈은 안 될까요?
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7장 AXI코드 리뷰 관련
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.전체적인 과정은 이해가 가는데, 여기서 aw_en이 굳이 등장하는 이유를 모르겠습니다. 따로 reg aw_en로 선언하지 않고 기존들만 이용해서도 사용이 가능할 것 같아 보입니다.aw_en의 따로 역할이 있을까요?
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counter_toggle_out.v 질문있습니다!
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요 맛비님. 해당 파일 39번줄에서 if(cnt_always >= i_cnt_th-1) begin에 cnt_always=0, led 토글 반전을 넣어주셨는데 if괄호내 cnt_always>=i_cnt_th-1이면 입력된 cnt_th보다 1작은값 "이상이 되었을때" led가 토글되는거아닌가요?설명에서" i_cnt_th값일때마다" 토글되는 코드라고하셨는데 -1은 무슨 이유로 붙은걸까요?
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8장 myip
https://www.inflearn.com/questions/680046 맛비님 이 질문자님이랑 똑같은 궁금증이 생겼는데 맛비님이 답변달아주신게 이해가 안가 재질문합니다!강의 영상중에 Xilinx에서 자동생성해준다는게 먼말인지 잘 모르겠습니다... 그 부분의 hierarchy 가 myip 구조로 되어있어요. <= 이 말도 무슨말씀이신지 잘모르겠습니다... 제가 수준이 많이 낮은점 이해 부탁드립니다ㅠ
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myip_v1_0_S00_AXI를 myip_v1_0로 감싸는 이유?
안녕하세요 맛비님 항상 강의 잘 듣고 있습니다.vivado에서 제공하는 axi interface를 보면, 항상 myip_v1_0_S00_AXI 모듈을 myip_v1_0 모듈이 instantiation해주는데 혹시 이유가 있을까요?myip_v1_0 모듈없이 myip_v1_0_S00_AXI 만 있어도 될 것 같은데 왜 그런가요??
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Zybo-Z7 보드에 대한 기본 프로젝트 활용 문의
안녕하십니까?Vivado 프로젝트에 대해서 Zybo-Z7 보드에 대한 가장 기본 환경으로 프로젝트를 생성한 후 이를 저장하고, 다양한 예제를 작성할 때, 기본이 되는 프로젝트로 활용할 수 있을까요? Zybo-Z7-Base 라는 프로젝트를 만들어서 기본 환경 구축을 완료한 후LED 동작 예제, TIMER 동작 예제, PWM 출력 예제 등 다양한 예제를 제작할 때, 기본이 되는 프로젝트로 활용할 수 있을까요?Zybo-Z7-Base를 복사 or Export or Save as 등을 해서 다른 응용 예제로 사용할 수 있을까요?예제 진행 할 때마다 프로젝트를 새로 만들고, 하는 번거로움을 줄일 수 있을지 궁금합니다.(간단한 것은 괜찮지만, 기본 환경 구축에 대한 번거로움을 줄일 수 있을지 궁금하네요?)
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PCIe 통신
안녕하세요. 강의 잘 듣고 있습니다.강의에서는 zybo보드 위의 PS를 사용하고 있는데, 제가 사용하고 있는 보드에는 PS가 없습니다. PCIe를 이용해 통신을 해야하는 것으로 보이고, vivado IP block을 찾아보니 UltraScale+Integrated Block for PCI Express라는 block이 있는 것으로 보입니다.하지만 이 Block의 자세한 동작 원리가 파악이 잘 안되고 있습니다.혹시 PC와 board간의 PCIe 통신을 어떻게 하는지에 대한 documentation이 있다면 추천 가능하실까요?또한 강의 실습들에서 clock을 PS에서 생성하도록 하였는데, PC에서의 clock을 받아오는 경우에 대한 설명이 있다면 소개 부탁드리겠습니다.Xilinx documentation에 모든 설명이 나와있을 거라고 생각하지만, 제가 이 분야가 처음이고, documentation들이 워낙 방대한지라 도움을 요청합니다.감사합니다.
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linux 관련 문의
안녕하세요! 1강이 아닌 바로 2강을 결제해서 vitis와 Vivado를 설치하여 강의를 듣고있는데 1강을 참고하여 따로 Linux 환경에서 Vitis를 다시 깔아야할까요? 아니면 그대로 진행해도될까요? 감사합니다
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linux에서 make가 실행이 되지 않습니다
make를 누르면 이런 창이 계속 뜹니다. 혹시나 해서 노트북으로도 시행을 해봤는데 거기서도 사진과 같은 에러가 발생하고 파일이 생성되지도 않습니다. 혹시 무엇이 문제인지 알 수 있을까요?
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AXI Interface Ready 신호
AXI Interface 코드 리뷰를 진행하고 있는데, axi_awready , axi_wready 신호를 생성하는 과정에서조건문에 ~axi_awready, ~axi_wready 같은 조건들이 ready 신호를 1 clock tick으로 생성하려고 의도한 게 맞는지 궁금합니다!
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새프로젝트 생성 시, 선택 옵션이 안 보임
안녕하십니까?ZYBO Z7-20 보드를 이용해서 프로젝트 생성중입니다.그런데, XSA 파일을 생성하고자 하는데, 이를 위해서 프로젝트 생성 시 vitis platform에 대한 선택 옵션이 없습니다.위와 같이 'RTL Project"를 선택하면, 아래 부분에 추가 옵션으로 "Project is an extensible Vitis platform" 보여야 하는데, 저는 보이지 않네요.버전은 2020.1 이며, PetaLinux 버전과 일치하기 위해서 이로 작업을 하려고 합니다. 이게 Vivado 설치 문제인지? 라이선스 등록 문제인지? 위의 옵션이 선택되지 않더라도, Vivado 프로젝트 내에서 추가로 선택이 가능한지 궁금하네요. 아래의 내용을 토대로 따라하기 하는데, 중간 쯤 "Platform Setup" 메뉴가 없고 "Platform Interface" 메뉴가 있기는 한데, 전혀 다른 내용이 나오고 하네요. https://www.hackster.io/mohammad-hosseinabady2/vitis-2021-1-embedded-platform-for-zybo-z7-20-d39e1a
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S_AXI_WSTRB
S_AXI_WSTRB 신호가 read_and_modify_write를 대체할 수 있다고 말씀하셨는데, 기존 방법대로라면 Read가 Write 이전에 선행되어야 한다고 하신것에 대한 이유를 알 수 있을까요?그냥 Write를 하면 되는 것 아닌가 해서요.!
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Vitis launch문제
안녕하세요. 영상보면서 VITIS 2020.2 까지 설치를 완료하였습니다. 그런데 Vitis Project open 시 계속 아래 첨부된 화면에만 머물러 있고 더 이상 진행이 안됩니다. Vitis를 삭제 후 다시 깔아도 같은 현상인데.. 도움 부탁드리겠습니다
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10강 강의 vitis parameter 오류
10강 강의를 그대로 따라하였는데 위와같은 오류가 발생하였습니다.보니깐 XPAR_LAB10_MATBI_0_BASEADDR 이 파라미터가 선언되지 않아서 발생한 것 같은데 맛비님께서 보내주신 코드를 그대로 복붙하였는데 왜 이런 오류가 발생하였을까요? 그리고,,,,"xparameters_ps.h"여기에 아래와 같이 base address를 추가하였는데 이렇게하면 해결이 되는 걸까요?(#define XPAR_LAB10_MATBI_0_BASEADDR 0x43c00000를 추가하였습니다.)또 추가하는게 맞다면 저희 vivado address map에 있는 base address인 0x43c00000를 추가하는게 맞을까요 아니면 0x00000000을 추가하는게 맞을까요강의 잘보고있습니다. 감사합니다.
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DPRAM 구현하고 핀 할당 방법 문의
안녕하십니까?BRAM 영역에 DPRAM을 구현하고,DPRAM의 왼쪽은 FPGA 외부와 인터페이스를 하고, 오른쪽은 FPGA 내부 PS영역에 연결하고 싶습니다.이를 위한 PIN MAPPING 방법에 대해서 알고 싶습니다.지금 영상을 보면서, DPRAM 구성을 해 보고 있는 상태입니다.