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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Vitis run -> memory read 오류
안녕하세요 좋은 강의 잘 보고 있습니다.다름이 아니라 [FPGA 22장] 프로젝트 Fully Connected Layer 설계 - 실습편을 진행하던 도중아래 사진과 같이 vitis 상에서 에러가 발생하여 질문 드립니다.해당 과정을 수행하면위와 같은 에러가 나오는데 구글링을 해보아도 마땅한 해결방안을 찾지 못하겠습니다. 제가 사용하는 보드가 pynq-z2 보드인데 zybo 보드와 호완 가능한 것으로 알고 있습니다. 혹시 보드가 달라서 생기는 문제라면 개인적으로 해결해보겠습니다. 즐거운 연휴 보내세요.감사합니다.
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WSL상에서 FPGA에 bitstream upload 하는 법 (usbpid 이용)
https://github.com/dorssel/usbipd-win/releases 들어가서usbipd-win_[버전].msi를 설치한다. 제대로 설치 안됐을 수도 있어 파워셀상에서 한번 더 설치한다.winget install --interactive --exact dorssel.usbipd-win[출처: https://learn.microsoft.com/ko-kr/windows/wsl/connect-usb] 그리고 WSL상에서sudo apt install linux-tools-virtual hwdata sudo update-alternatives --install /usr/local/bin/usbip usbip `ls /usr/lib/linux-tools/*/usbip | tail -n1` 20[출처: https://choiseokwon.tistory.com/354] 전부 설치 완료되면 WSL은 일단 나가고 파워셀을 나갔다 다시 들어간다. 파워셀상에서usbipd list 하면이게 뜬다 맨 왼쪽 BUSID를 주목한다. 3-1에 Serial이라고 써져있는거 보니 이거를 WSL에 연결하면 될 것 같다. usbipd bind --force -b 3-13-1을 윈도우상에서 사용 중이면 연결이 안되기 때문에 bind명령을 통해 usbipd가 usb 장치를 먼저 점유하도록 한다. usbipd wsl attach -b 3-1attach 명령으로 3-1을 WSL에 연결한다. 제대로 연결 되었는지 확인하기 위해usbipd list맨 오른쪽에 STATE를 주목한다 Attached라고 써져있는 것을 보니 제대로 연결되었다 WSL에 다시 들어간다.lsusbBus 001 Device 002에 제대로 잡힌 것을 볼 수 있다. Vivado상에서 USB가 잡히는지 테스트 해본 결과Hardware manager에서 [사용자 계정]에서는 USB가 안 잡히고 루트계정에서만 USB가 잡힌다.그러므로 루트계정의 .bashrc도 수정해서 루트계정상에서 Vivado를 실행할 수 있도록 한다. su vi ~/.bashrcvi 에디터에 들어가서source /home/[사용자 계정]/tools/xilinx/Vivado/2022.2/settings64.sh 를 맨 밑에 추가해준다vivado실행하고 FPGA 1장의 예제로 테스트 해보았다.Vivado에서 제대로 잘 잡히는지 Zybo에 업로드가 잘 되는지도 확인해본다.잘 된다. 잘못된 정보 있으면 피드백 부탁드립니다. 감사합니다!
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해당 코드 schemetic 질문
안녕하세요 맛비님해당 Code를 Schemetic을 했을 때 Flip Flop을 보고 의문이 생겼습니다.제가 알기로 D Flip Flop은 입력으로 CLK와 D(입력)를 받아 출력 Q 를 내보낸다고 알고 있습니다.하지만 schemetic을 띄웠을 때 위와 같이 Filp Flop에 CLK, D 뿐만이 아니라, RST가 붙은 경우도 있고, SET과 RST 둘 모두가 붙은 경우도 봤습니다. Q) SET or RST이 붙어있는 Flip Flop은 D F/F인가요? 아니면 J-K F/F인가요? (J = Set 역할, K = Reset 역할)D F/F에 게이트들이 추가적으로 붙은 D F/F인가요?J-K(S-R) F/F이 아니라면 이유가 무엇인지 궁금합니다. 감사합니다
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맛비의 버그 2 부분에서 궁금한게 있어 질문드립니다.
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. AWIDTH 를 사용하면 max값이 4095의 값을 가져 약간의 오류가 생긴다고 말씀해주셨는데, 0~4095이면 4096개의 메모리에 접근이 가능하지 않나요??
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[fsm_hardware_code 질문]
안녕하세요 맛비님, fsm 실습을 진행중에 code 분석을 하다가 질문이 생겼습니다. lab_10_matbi라는 top모듈에 axi4 lite가 counter모듈과 레지스터 2개와 통신하면서, i_run 신호와 i_value값을 주는것은 알았습니다.[그림 1] 하여 비바도 환경에서 counter 모듈을 넣고, create block design으로 IP를 만들고 싶어서, 진행하던 중아래와 같이 my ip라는 내부 axi4 모듈과 fsm 모듈을 이어주는데 valid 한 클럭이 없어 automation을 진행하기 어렵다는것을 알았습니다. 혹시 IP를 coding을 하여 넣는것이 아니라, create block design으로 만드는 법이 있을까요 ? 감사드립니다 :)
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vivado에서 프로젝트 생성 시 zybo-z7-20 이 사라진 현상 => 결과
프로젝트 생성을 하다 zybo-z7-20이 사라지는 현상이 발생 하였습니다.보드 설정 시 벤더: 디질런트 , 서치 : zybo 까지 검색을 하면 zybo z7-10 ver1.0 zybo z7-20 ver1.1 이렇게 검색이 되었습니다. 다른 수강생분 질문도 확인을 하였지만 해결되지 않았습니다.그러다가 zybo z7-10 의 status 란에 다운로드 표시를 누르고 나니 zybo z7-20이 아래 그림처럼 다시 나타났습니다. 정확히 다운로드 하나로 해결이 된건지 어떤 경로로 해결이 된건지는 모르겠지만(C:\Xilinx\Vivado\2022.1\data 아래에 보드 파일 폴더를 만들어 넣기도 하였음) 혹시 문제 발생 시 시도는 해볼 수 있을꺼라 생각이 들어 글 남겨 봅니다.
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xilinx 보드 없어서 살려고 하는데요
xilinx 보드가 없어서 살려고 하는데요xilinx spartan6 개발모듈 LD4사도 되나요?
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[10장 8분 질문]
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요 맛비님 언제나 좋은 강의 제공해주셔서 감사합니다.-질문-445~454 ff은 456~465의 "i_done의 1틱을 캐치 못 함"을 보완하기 위해 만들어졌다고 이해했는데요.그렇다면 둘의 센시티비티 리스트가 같아도 되는 건가요??(둘 다 캐치하는 순간이 같을 것이라고 생각하는데 잘 이해가 가지 않습니다.) 언제나 좋은 하루 되세요.
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BRAM의 동작 방식에 대해 궁금한 점이 있습니다.
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 일단 메모리 동작 방식에 대해 제가 아는건 Sequential와 Random Access가 있고, 말 그대로 순차적으로 메모리를 접근하는 방식과 임의의 위치에 바로 접근하는 방식으로 알고 있습니다.BRAM을 소개하실 때 Random Access가 가능하다고 하셨는데, 이번 실습은 Sequential Access 방식인거같습니다.간단하게 구현하기 위해 Sequntial 방식으로 구현하신 건가요??? 그리고 mem_ce 신호는 Clock En 신호 같은데 신호를 계속 바꿔주는 이유가 있을까요?
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fpga led제어 질문사항[강의 29분 01초 부분 ]
맛비님께,안녕하세요 fpga부분에서 vitis부분에서 PS부분에 dummy code를 올릴 때 아래와 같은 error로그가 나와서 질문드립니다! https://support.xilinx.com/s/question/0D52E00006hpJizSAE/cannot-halt-processor-core-timeout-error-seen-when-accessing-pl?language=en_US위 error log를 고려해보았지만 ip wrapping을 할때 axi를 activation하지도 않았는데 위 error로그가 나오는데 있어 문제가 발생하여 질문드립니다.
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실습 중 에러가 나네요 ㅜㅜ
안녕하세요 맛비님!FPGA 강의를 수강하던 중 6.Coding Hello World 부분에서 에러가 생겨 문의드립니다. 위와같은 메세지가 나면서 좌측 메뉴판에 아무것도 뜨지가 않네요... 해결방법이 있을까요??
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강의자료 다운로드
HW, 가속기 설계, AI HW 강의자료를 다운받는 중인데.. 폴더의 다운로드 및 여러 개를 동시에 다운로드가 안되어 파일 하나하나 받고 있습니다. 혹시 압축해서 올려주실 수 있을까요??Verilog HDL Season 1은 압축파일이었습니다.
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vivado 꺼짐 현상
안녕하세요, 맛비님!다름이 아니라 vivado를 이용하여 led 점등하는 코드를 따라서 입력하고 RTL Schematic을 확인하려고 RTL ANALYSIS의 Schematic을 누르니 로딩이 되다가 vivado창이 닫혀버립니다...혹시 원인을 알 수 있을까요? Vivado는 버전22.1을 사용 중이고, 관리자 권한 실행도 해본 상태입니다.
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노트북 사양 관련
안녕하세요. 맛비님노트북에서 vivado 공부를 하고 있는데,노트북 RAM 용량을 늘리는 것이 '합성'할 때나 vivado의 각종 프로시져를 수행할 때 도움이 될까요?궁금합니다.
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LED 점등할 때 path에 관한 질문입니다.
이런 메시지가 나오는데 혹시 문제가 뭘까요? path를 설정해주라는 것 같은데 어떻게 해야 할지 잘 모르겠습니다.
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Bitstream 질문입니다.
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요. ZC702로 학습 중입니다.implation까지는 다 잘됩니다..하지만 1장에서 bitstream에서 막혔습니다.board가 달라서 생기는 문제인 것 같습니다..이럴 때는 어떻게 해야할까요..?도와주시면 감사하겠습니다!로그는 아래와 같습니다.ERROR: [DRC NSTD-1] Unspecified I/O Standard: 2 out of 12 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks NSTD-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: led[2], and led[0].ERROR: [DRC UCIO-1] Unconstrained Logical Port: 2 out of 12 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined. To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: led[2], and led[0].WARNING: [DRC ZPS7-1] PS7 block required: The PS7 cell must be used in this Zynq design in order to enable correct default configuration.INFO: [Vivado 12-3199] DRC finished with 2 Errors, 1 WarningsINFO: [Vivado 12-3200] Please refer to the DRC report (report_drc) for more information.ERROR: [Vivado 12-1345] Error(s) found during DRC. Bitgen not run.INFO: [Common 17-83] Releasing license: Implementation17 Infos, 1 Warnings, 0 Critical Warnings and 3 Errors encountered.write_bitstream failedERROR: [Common 17-39] 'write_bitstream' failed due to earlier errors.
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[15장] read cycle
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.1cycle delay가 왜 미반영 되는지 모르겠어서 질문드려요.감사합니다.
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[FPGA 22장] 37:49 즈음 설명해주신 부분에 대한 질문
HW 가속기가 연속으로 동작한다고 할 때,node값은 정해진 상태고,Weight 값이 변경되면서 동작될테니bram0에 데이터 로딩하는 시간을 제외하면SW 연산보다 HW 연산이 더 빨랐음을 확인할 수 있다고 하셨습니다!! 하지만 처음에 FC layer에 대해 설명해주실 때, deep learning의 예시로 이미지를 특정 동물,사물(ex. cat, dog, hat 등)으로 분류하는 기술로 들어주셨었습니다. Q. 그렇다면 이미 완성되어 있는 structure(= weight 고정)에 들어가는 입력(= 이미지 = input node value)만 바뀌게 되는 것이 아닌가요? 강의 너무 잘 듣고 있습니다!! 감사합니다..
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AXI4-lite interface
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요 AXI4 interface 코드에서 궁금한 부분이 있어 질문드립니다.아래 두 코드는 Write Address Valid 신호가 1이 되었을 때 Write할 준비가 되어있다면1) Write Address Ready 신호를 1로 변경. wa_en 신호를 1로 변경2) Write Address Data를 Latching같은 조건인데 둘로 나눠져 있는 것 같습니다. 다른 신호들도 비슷하게 작성되있는 것 같은데 굳이 둘로 나눠서 동작하는 이유가 있나요??1)2) aw_en 값이 1이면 Write가 가능한 상태라고 이해하면 될까요??
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10장 질문입니다
맛비님 강의 잘 듣고 있습니다. 10장에서 slv_reg 0하고 slv_reg 1만 쓰셨는데 (control과 status로)0x04번지는 read로 사용하는 곳이라 주석처리한것은 이해가 되는데slv_reg2랑 slv_reg3도 안쓰는것 아닌가요??혹시 이부분은 왜 주석처리를 안하셨는지.. 이유가 있을까요? 단순히 궁금해서 질문드립니다!