월 59,400원
5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Clock, Uart
ZYNQ7 Processing System IP에서 Clock을 제거를 하였는데 그렇다면 Hello World는 어떤 Clock으로 동작하는건가요?ARM 프로세서 자체 클락인가요?또한 XDC 파일을 추가해주지 않았는데, uart 사용이 어떻게 가능한것인가요?
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
FPGA 실습파일 다운로드 OneDrive 비밀번호가 무엇인가요?
=================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
8장 vitis에 대하여
맛비님 안녕하세요, vitis 관련 궁금사항이 생겨 글 남깁니다. 헤더파일을 확인해 보던 중 sleep함수의 헤더파일이 zynq_fsbl_bsp 안에 include 되어있는것을 확인했습니다.저희가 ip를 만들고 HW export를 진행한 것을 vitis에 올리는 것으로 알고있는데, 그러면 zynq 내부에 sleep 함수에 관한 내용을 포함하고 있다 라고 생각하면 되는지 궁금합니다.
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[4장] Vitis Run as Hardware 연결 거부 문제
안녕하세요. 현재 FPGA 강의 진행중에 문제가 생겨서혼자 해결해보려 이것저것 시도하다가 해결이 안되어서 질문 글을 올리게 되었습니다.Hello_Matbi_World 강의 막바지에 Build Project후 Run as Hardware를 진행하였을 때 다음과 같은 오류가 발생하며 진행이 되질 않고 있습니다.방화벽을 끄면 해결된다는 얘기가 있어서 다 끄고도 진행해보았는데 해결이 되질 않아서 조언을 얻고자 글을 올려봅니다.추가++) 현재 툴은 2022.2 버전 사용 중입니다.보드 또한 zybo z7-20을 똑같이 사용 중입니다.4장에서 해당 부분 이전까지는 맛비님과 모두 동일하게 진행하였고, 문제 또한 없었습니다.
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[FPGA 13장] 16regster = Address width는 왜 6인가요?
안녕하세요.Register 16개를 사용한다고 했는데,왜 Address width가 6 인지 모르겠습니다.Address Map에서 Base Address는 4씩 증가하는데,Address width가 6인게 이해가 안됩니다 ㅠ
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
HW 가속기로 만드는 법
안녕하세요 맛비님.이번 강의에서 8비트 곱셈 Core 모듈은 SW보다 HW의 수행 시간이 더 느리기 때문에 HW 가속기로써 적합하지 않다고 말씀해주셔서 다음과 같이 질문 두 가지 남깁니다.병렬 처리하는 HW가 더 빠를 것이라고 생각되었는데, 왜 SW의 수행 능력이 더 빨랐던 걸까요?제 생각에는 SW가 처리하기에 너무나도 단순한 곱셈밖에 없었기 때문에(복잡하지 않았기 때문에),Data loading하는 양이 적어 연산하는 양 자체가 작았기 때문에,AXI4가 아닌 AXI4-Lite를 사용함으로써 Data를 1byte씩만 보낼 수 있었기 때문에라고 생각되는데 틀린 부분이나 더 이유가 있을까요?8비트 곱셈 Core 모듈이 HW 가속기로써 작동하게 만들어주려면 어떤 조치를 취하실 것인지 궁금합니다. HW의 연산 시간이 SW의 연산 시간보다 빨라야 HW 가속기로써의 역할을 하는 것이 아니라, Data loading 시간 + HW의 연산 시간 + HW의 결과를 넘기는 시간이 SW의 연산시간보다 빨라야 HW가속기로써 적합한 것인데, 이를 한 문장으로 표현할 수 있을까요? (HW의 수행 시간이 SW의 수행 시간보다 빠르다? 와 같이) 항상 감사합니다.
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Vivado, Vitis 설계 내용 수정 후 프로그램 실행
Vivado, Vitis 설계 내용을 수정한 후 보드에 프로그램을 바로 올려서 확인하는 방법이 있는지 궁금합니다. 현재는 Block design을 수정하게 되면 아래 과정을 진행하여 보드에서 동작을 확인합니다. Synthesis, implementation, Generate Bitstream -> xsa file을 추출하여 Vitis에서 다시 Application project를 생성 -> Build Project, Run as hardware 이러한 과정을 모두 거치는 것이 시간이 너무 오래 걸립니다. 혹시 위 과정에서 설계 내용을 수정했을 때 하지 않아도 되는 과정이 있을까요?? 또는 추출한 xsa file을 Application Project를 생성하지 않고 바로 적용시키는 방법이 있을까요??
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
FPGA 9장 Integrated logic analyzer(ILA) / include .h 라이브러리 관련 문의
FPGA 9장 Integrated logic analyzer(ILA) 관련 문의이전 8장 강의에서는 HW IP Core 디버깅을 위해서 ILA를 사용 했었습니다.9장에서는 S00_AXI - M_AXi_GP0 에 대해 따로 ILA ip를 만들지 않고 Wrapper 처리 하였는데,1) AXI interface-PS 디버깅 검증을 위해 항상 필요한것이 아닌가요?2) 함수 include .h라이브러리에서"xil_io.h" 라이브러리에서 Write/Read 기능을 이용하여"xparameters.h"에 있는 라이브러리 Base Address을 이용한 것을 확인하였습니다. include 폴더에는 수많은 라이브러리 .h 파일이 존재하는데, "xil_io.h"에 write/read를 할 수 있는 함수가 있다. / "xparameters.h"에 Base Address에 대한 정보를 사용자가 쓸 수 있다. 각 라이브러리안에 기능들을 확인할 수 있는 문서가 따로 있을까요? 없다면 SW를 구현할때 저 파일을 일일이 다 보면서 사용자가 어떤 함수를 구현할지 결정해야 할까요?
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Serial 통신이 아예 안되는 것 같습니다,,,
================== 제가 지금 사용하고 있는 보드는 Z7-10 보드입니다.(중고나라에서 구매했습니다. 여담이지만 판매자분도 맛비님 강좌 수강생이더라구요. 현재는 취업 후에 보드가 필요하지 않아 저에게 판매를 한 상태이구요. 문제를 인지 후에 혹여나 판매자분한테 정보를 얻을 수 있을까 싶어서 추가 연락을 취해봤지만, 답장이 없는 상태입니다,,) Vivado 버전은 2022.2와 2020.2 버전 둘 다 사용해봤습니다. 맛비님 블로그에서 보드 마스터 압축 파일을 다운 받고다음 경로에 설치 했습니다. Vivado 프로젝트 경로입니다.Zynq IP 상태입니다. 3. Vitis 프로젝트 경로입니다. 4. Serial port입니다. 5. 바이티스 코드입니다.scanf도 아니고 그냥 바로 출력하도록 만들었는데도터미널에 아무것도 출력되지 않습니다,, 7. 보드 모습입니다.제가 놓친 부분이 있을까요??Z7-10 보드로 강의 듣는 수강생도 꽤 많아 보이지만 저와 같은 문제를 겪은 사람은 없는 것 같아 보입니다,, 중고 보드의 고장 문제일 수도 있을까요?? ㅠㅠ
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
코드 재실행
안녕하세요, 맛비님.Lab 4 Hello world print 진행 중 궁금한 것이 있습니다.Hello world 프린트는 잘 됩니다.그런데 무한루프 while(1) 도는 중에 (terminal에 계속 hello world 출력 중) 소스 코드를 수정하고 다시 re build 를 하여 run하려 할 때 에러가 납니다.혹시 1. 코드가 계속 도는 중에 이렇게 re build를 하면 안되는 것인지 2. 무한루프 도는 중에 중간에 강제로 stop할 방법이 있는지여쭈어봐도 될까요?감사합니다.
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Timing constraints 관련 질문
안녕하세요 맛비님강의를 수강중 궁금함이 생겨서 질문 남겨드립니다. [1번 질문]chapter 5강을 수강하던 도중 timing constraint가 생겨 해당 critical path에 ff를 추가하여 문제를 해결하셨습니다.제가 수정 전과 후 코드를 둘 다 implementation 수행하여 utilization report를 확인해 본 결과 다음과 같이 나온 것은 확인하였습니다.<With timing constraints>LUT : 1184LUTRAM : 60FF : 1054BRAM : 8 <Without timing constraints>LUT : 1185LUTRAM : 60FF : 1123BRAM : 8위와 같은 결과를 보고 어떻게 해석해야할지 모르겠습니다. ㅜㅜ예를들어 추가한 플립플롭이 LUT 1개를 사용하고 해당 부분에 register가 69(1123-1054)개사용되는건지.. 아니면 다른 고려해야할 사항이 있는지 궁금합니다. [2번 질문]timing constraints 해결 전 후 퍼포먼스 차이가 거의 없고, latency만 1 증가 했을 뿐 throughput은 동일하다고 말씀하셨습니다. 퍼포먼스 차이가 거의 없다는 말이 [1번 질문] 에서와 같이 하드웨어 자원 사용량이나 power 소비부분에서 크게 차이가 없다는 말인지,혹은 vitis 상에서 보드와 연결해 빌드를 하였을 때 소요되는 시간이나 clock수의 차이가 얼마 안난다는 말인지 구체적으로 모르겠습니다 ㅜㅜ 추가로 latency와 throughput은 이론적으로 잘 이해가 되었습니다. 다만 눈으로 확인할 수 있는 방법이 있는지 궁금합니다 ! [3번 질문]제가 timing constraints가 발생한 버전과, 이를 해결한 버전 모두를 generate bitstream하여 VITIS상에서 보드에 올려 빌드해 보았습니다.실행 전에 가설로는 timing constraints가 발생한 버전에서는 VITIS에서 구동이 되지 않을거라 생각했는데, 예상과 달리 결과값까지 잘 출력되었습니다.여기서 의문점이 생긴 것이 FPGA보드상에서 timing constraints가 존재하는 모듈이 왜 잘 돌아가는지, 해결하지 않을 경우 나중에 어떤 단계에서 무슨 문제가 발생하는지 궁금합니다. [4번 질문]BRAM의 data width = 32bit로 설정하셨는데 특별한 이유가 있는지 궁금합니다. 혹시 axi4_lite가 32bit로 제한 또는 제안되기 때문인가요?또한 실습에서 사용하신 dual port bram의 width 최대 사이즈가 몇인지 어떻게 확인할 수 있을까요!제가 찾아본 바로는여기서는 72 bit인 것 같고..여기서는 range가 최대 4608이라고 나와있어서 뭐가 뭔지 도통 헷갈립니다..ㅠㅠ [마지막 질문]마지막으로 input의 갯수를 4096개로 설정하신 이유가 궁금합니다 !또한 output도 4096개를 만드는게 여러 딥러닝 모델에서 채택하고 있기 때문인가요 ? 항상 꼼곰하고 좋은 강의 올려주셔서 감사합니다 !
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
2022.2 버전을 설치중 오류
설치중 올바른 비밀번호를 눌려도 넘어가지가 않습니다. 계속 저창만 뜰뿐이에요 그래서 일부로 다른 비밀번호를 누르면 잘못된 비밀번호라고 뜨고 다시 제대로 비밀번호를 입력하면 그냥 저창만 다시 뜨는 상황이 무한 반복중입니다.
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Vivado simulation 단축키
안녕하세요 간단한 질문드립니다.시뮬레이션을 확인할 때 마우스 근처에 있는 노란색의 실선과 점선을 어떻게 동시에 나타낼 수 있는 건가요? 또한 시뮬레이션 단축키 및 조작방법을 익힐 수 있는 링크 추천해주신다면 감사하겠습니다.감사합니다.
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Program 내용을 유지 시키는 방법
질문글은 환영합니다!!! 작성하시기 전에 다음을 확인 부탁드려요 :)============================================================================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요..개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.============================================================================안녕하십니까?기본 예제를 따라해서 동작 확인을 하였습니다.Program을 완료하고, 보드에 전원 Off하면 PL 영역의 내용이 사라지는 것인가요? 이를 계속 유지할 수 있는 방법은 없나요?
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
10장 질문
안녕하세요 맛비님!FPGA 10강을 수강하던 중 질문사항이 생겨 문의드립니다!보드에 설계를 올린 후 read 과정에서 reg0에 100MHz 값을 넣었기 때문에 reg0 만 read 하신걸로 알고있는데,실습을 따라하던 중, reg1,2,3 값이 궁금하여 read 해보았는데 아래와 같은 값을 읽어왔습니다.혹시 이 값들은 무엇을 의미하는건지, 아무것도 저장을 하지 않았다면 왜 reg1 에만 5라는 값이 저장되어있던건지 궁금합니다!
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
리눅스에서는 FPGA가 불가능한가요?
HDL 강좌를 듣고, FPGA 강좌도 듣는중인데, fpga 강좌는 리눅스 환경에서 진행할 수는 없는 걸까요?만들어 보니 프로젝트 에러가 발생하긴합니다.코드를 추가하여도 뜨진않네요..물론 윈도우에서는 되긴합니다.
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
9장 timescale 질문드립니다!
안녕하세요 맛비님!9장 axi 를 이용한 led점등 프로젝트를 수행하던 중 궁금한 점이 생겨 질문드립니다.제공해주신 코드가 1ns/1ps 의 timescale 을 가지는 것으로 확인하였는데,vitis terminal 을 통하여 넘긴 100,000,000 과 같은 수는 0.1s (==100,000,000ns) 이므로 0.1s 마다 깜빡거려야하는 것 아닌가요??기본적인 내용이지만 조금 헷갈려서 질문드립니다!
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Code 질문입니다. (FSM)
안녕하세요 맛비님.위 코드에서 read 용 FSM과, write 용 FSM을 구분하신 이유가 있을까요?c_state, n_state로 o_read, o_write를 구하는 방법과의 차이가 있을까요? (register를 더 사용해서)또 다른 이유가 있으시다면 말씀해주시면 감사하겠습니다!
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[FPGA 22장] 전체 HW 연산 시간 관련 질문드립니다.
안녕하세요 맛비님. [FPGA 22장] 프로젝트 Fully Connected Layer 설계 - 실습편 강의 중 질문사항이 생겨 문의드립니다.HW 가속기의 연산 시간은 BRAM 0에 input을 넣는 962 us + BRAM 1에 weight를 넣는 963 us + fc 연산 41.68 + 결과값 받아오기 0.88 us 여서 총 1968 us 라는 점 이해 잘 됐습니다. BRAM 0과 BRAM 1에 데이터를 넣는 과정은 순차적으로 (bram 0에 다 넣고, bram 1에 넣기 시작) 진행되는거라서 둘의 연산 시간을 더해주는 건가요? 그렇다면 두 연산을 병렬로 처리할 수는 없나요? HW 가속기의 장점은 병렬연산이 가능한 것인데, 혹시 AXI를 통해 PS에서 BRAM으로 데이터를 전송하는 과정들은 병렬 처리가 불가능한건지 궁금합니다. 전체 run의 수를 늘려서 output node의 수를 4개가 아닌 더 많이 생산할 수 있다고 배웠습니다. 이때 run을 1024번을 하여 output node를 4096개 만드는 경우, 맛비님께서 전체 HW 연산 시간에서 BRAM 0에 input을 넣는 시간인 962.46us는 배제해도 된다고 하셨습니다. (나머지 3개 연산 시간만 더하면 그게 전체 HW 연산 시간이라고 들었습니다.) 하지만 해당 부분을 배제하면 안되는 것 아닌가요? (혹시 1024번의 RUN을 실행하면 962.46us 너무 작은 숫자라 배제해도 된다는 뜻인건가요..?) 항상 좋은 강의 제작해주셔서 감사합니다. 새해 복 많이 받으세요!
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Bitstream이 끝나야 Auto connect가 가능한건가요 ,, ??
질문글은 환영합니다!!! 작성하시기 전에 다음을 확인 부탁드려요 :)============================================================================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요..개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.============================================================================회사에 ZC702 보드가 있길래 일단은 이 보드로 시도해보고 있습니다. 일전에 다른 수강생이 했던 질문을 참고하여 xdc파일은 설치한 상태이지만, 아직 정확한 포트 맵핑을 하지 않은 상태입니다.당연히 Bitstream에서는 오류가 발생했구요 ,, 일단 보드가 잘 작동하는지 확인해보고 싶어, Auto connect를 해봤는데 보드를 인식하지 못 하네요 ,,장치관리자에서는 보드가 연결됐다고 나와있습니다.원래 Bitstream이 끝나야만 Auto connect가 가능한걸까요 ??