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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
설치 버전 관련 문의
안녕하세요 맛비님,설치 관련해서 궁금한게 있습니다. 현재 회사에서 vivado 2019 버전을 사용하여서 2019 버전으로 강의를 수강 시 문제가 될까요? 또한 이미 vivado 2019가 설치되어 있는 피씨라서, vivado를 따로 설치하려고 하는데 vitis와 vivado의 버전을 맞춰서 설치해야 할지도 궁금합니다. 감사합니다.
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18장 tb실행후 gvim을 통해서 rtl_v_result.txt를 열었는데 값이 x x로 나와요.. 왜 이렇게 나올까요?
코드도 계속 찾아보고 반복해서 실행해도 21장은 값이 잘 나오는데 18장 값이 x x로 나와서 질문 드립니다!
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vivado 2023.2.2 schematic 오류
안녕하세요, 맛비님!vivado schemetic을 실행하는 과정에서 오류가 생겨 오래 잡고있다 해결이 안되서 질문 남깁니다.vivado를 이용해서 zybo-z7-20 led점등하는 코드를 입력하고 Schematic을 누르니 로딩이 되다가 vivado창이 닫혀버립니다.windows 11에서 vivado 버전은 2023.2.2를 사용중이고 관리자 권한으로도 실행해본 상태입니다. 사용하는 pc 스펙은 아래와 같습니다.감사합니다.
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auto connect
안녕하세요. FPGA를 처음으로 접하게 되어 Lab을 동작하는 초반 강의 영상에서 auto connect를 하는데 연결은 되었지만 왜 아무런 장치가 보이지 않는 것인지 모르겠습니다.
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22강 HW가속 질문
안녕하세요 강의 잘보고 있습니다강의 내용 중 IF bottleneck관련 설명에서 1번의 계산에서는 SW가 HW보다 빠른데, input node는 그대로 있고 weight를 계속 업데이트해서 반복을 여러번 하면 HW가 SW보다 빠르다고 설명해주셨는데요 HW가속기는 이미 학습된 모델(weight)를 활용해서 새로운 입력 데이터(input node)에 대해 inference를 빠르게 하는게 목적이라고 알고있어서 weight는 그대로 있고 input node를 계속 업데이트해서 반복을 여러번 해야할걸로 생각했는데, 강의 내용은 그 반대여서 질문드립니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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AXI4-Lite 질문
안녕하세요 ! 수강 중에 질문이 있어 글 남깁니다! AXi4-Lite를 처음 접하게 되어서 너무 어렵긴한데..궁금한 점이 코드리뷰 편에서 AXi4-Lite 모듈을 만들 때 register의 개수를 정하잖아요?근데 그 register가 왜 있어야 하는건가요?단순히 write와 read를 handshake에 의해 하는지 보기 위해 넣어둔 것인가요?-> 혹시 이 register가 HW를 제어할 때 쓰는 Register space인가요? 7장의 코드 리뷰 편에서 생성된 템플릿 코드가레지스터 4개를 core로 하고 그걸 slave AXI4-Lite I/F 역할을 하는 모듈로 감싼다.그리고 PS IP에는 master로서 AXI4-Lite I/F역할을 수행하는 부분이 있고 이걸 slave 쪽에 연결한다.합성 후 PS에 4번의 write, read를 하도록 coding한다.그리고 결과를 확인한다. 이렇게 이해하는게 맞나요?? 제일 궁금한 건 저 register가 왜 만들어졌는지 이고 그걸 AXi4-Lite I/F 로 write, read가 되는지 확인하기 위한 core로 사용된 것이 맞는지 입니다.
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Master와 slave / AXI4와 AXI4-lite
안녕하십니까강의 잘 듣고 있습니다.스펙 문서와 이것저것 찾아보면서 든 생각에 의견을 여쭙기 위해 문의드립니다.AXI4/AXI4-Lite와 Master/Slave 관계를 계속 보던 중 Master는 AXI4를 사용하며 Slave는 AXI4-Lite를 사용하는 느낌을 많이 받았습니다. AXI4를 사용할때는 burst 기능을 사용하기 위해 사용된다 할지언정, 정작 Slave는 AXI4-Lite로 구현되어 사용되는 것을 느꼈습니다. 설명이 잘 되었는지 모르겠으나, 요약하면 Master=AXI4, Slave=AXI4-Lite로 이해를 하였습니다. 무조건적이라고 생각하진 않지만 추가적 이해를 도움 받기 위해 연락드립니다. 감사합니다.
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FPGA 회로검증 질문
안녕하세요 맛비님 강의 잘보고있습니다.강의 내용중에 ASIC 회사에서 FPGA를 검증용으로 사용한다고 하셨는데 임베디드 FPGA가 아니라 검증용으로 FPGA를 사용한다?? 는게 어떤느낌인지 잘 모르겠습니다.말로 들었을땐 그럴수도 있겠구나 싶은데 현업에서 어떤식으로 쓰이는지 상상이 안되는것같아요 FPGA에서 합성 및 PnR되는 회로와 디자인컴파일러 등 EDA툴에서 과정을 거친 ASIC회로는 구조나 성능이 다를것같고 툴에서도 slack이나 power등 성능지표를 얻을 수 있는데, FPGA에서 어떤 식으로 검증이 이뤄지는지 궁금합니다. (검증 분야에서 EDA툴에 비교했을때 FPGA만의 장점??)제가 학부생이어서 전체 프로세스에 대해서는 잘 모르고, 각 단계에서 다음 과정을 위해 목표 스펙보다 어느정도의 마진을 확보하고 설계해야한다... 정도만 알고있습니다=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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Vitis Classic 2023.2 기준 data 값 비정상 출력 해결 방법
data가 위 사진처럼 비정상적으로 출력 되는 경우main_lab8_rev_2022_1.c 에서 MYIP_BASE_ADDR로 정의한 XPAR_PS7_PMU_0_S_AXI_BASEADDR을 xparameters.h에서 찾습니다.그럼 다음과 같은 값으로 정의되어 있는 것을 찾으실 수 있는데, 이 값을 vivado의 Adress Editor의 Master Base Address의 값과 일치시켜 줍니다.그 후에 xparameters.h를 저장하고 Build Project, Launch Hardware를 하시면 data가 정상적으로 출력되는 것을 확인하실 수 있습니다.
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[4장]Vitis 부분 질문
xsa파일을 올리고 next를 누르면 이 그림 처럼 안뜨고 빈파일로 보이는데 어떤 문제가 있는걸까요..?1장에서 시계 만들 때는 아무 문제 없었는데..
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BRAM 질문
BRAM에 데이터를 processor로 모든 주소에 차례대로 쓸거면, 그냥 바로 BRAM을 AXI INTERCONNECT에 붙여서 쓰고 VITIS에서 for문으로 모든 주소에 데이터 쓰라고 하면 되지 않나요? 굳이 왜 저렇게 한번더 로직을 거치는 작업을 하는건가요?? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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ddr3 관련 질문 있습니다
block design 시 zync에 ddr3 인터페이스가 지금 같은 경우는 zybo-20이니 자동 연결 되게 되있던데, 만약에 ddr3가 아닌 다른 외부 메모리(sdram)이 있으면 여기에 hello world 코드가 실행되게 하려면 절차가 어떻게 될까요? 제가 가지고 있는 보드가 zync가 아니라 microblaze로 하고 있는데 보드에 ddr3가 아닌 sdram이 있거든요. 이걸 활용해서 vitis 기능을 쓰고 싶은데, mig 7 series ip가 ddr3 ddr2만 지원을 해서 직접 controller를 설계해야될 거 같아 sdram controller 예제 코드 기반으로 보고 있는데요. 1. ddr3 대신 sdram으로 해서 elf 파일을 올려도 동작 하는지(용량 충분하다 가정) : HW 적으로 VIVADO에서 로직 구현만 확인 되면 VITIS에서 똑같이 hello world를 출력할 수 있는지?2. sdram controller의 예제의 경우, axi interface가 아닌 user interface - controller - sdram interface - sdram 이런 식이 던데, user interface를 axi interface로 변환 하는 방법?그리고 혹시 추가적으로 더 해야되는 작업이 있나요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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Vitis 프로그램 없이 C 코드를 돌릴 수 있나요??
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 항상 좋은 강의 감사합니다!! 9장의 LED 점등하기 예제를 응용해서 거의 유사한 프로젝트를 구현했습니다.그런데 이를 실행하기 위해서 강의 영상처럼 Vitis 프로그램 내에서 실행시키지 않고 Flash에 fpga 프로그래밍 정보를 넣어주고 흔히 사용하는 vscode 등의 IDE를 통해서 C 코드를 실행하여서 다른 UART terminal로 Register 정보를 받아오는게 가능할까요?? 감사합니다.
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[4장]Hellow Matbi World 출력 관련 Vitis 오류 질문입니다.
안녕하세요! 좋은 강의를 이제 막 시작해보는 중입니다!제가 금전적.. 여유가 없어서 이전에 알리 익스프레스에서 샀던 zynq mini 7020 보드로 이 수업을 진행하려고 하는데요! 따라가는 도중 아래와 같은 오류가 떠서 2시간 정도 구글링하고 메뉴얼 찾아보고 하는데 해결이 안 됩니다...혹시 맛비님이시라면 알 것 같아서 질문 드려봅니다...!!제가 쓰는 보드는 위와 같이 생겼고, UART에 연결 후 포트 번호 맞춰서 vitis serial terminal에서 connected까지는 되는데 위의 사진과 같은 오류가 뜹니다 ㅠㅠUSB케이블은 제품에 동봉된 케이블을 사용했습니다. (이전 LED 강의는 constraint 파일을 어떻게 수정해야 할 지 잘 몰라서 눈으로 보고 이해만 했고, 이번 강의 성공시 이 보드로 따라갈 수 있다고 생각해서 재도전 하려고 이 수업부터 시도해보는 중입니다..)=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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AXI4-Lite Multiple Outstanding
안녕하세요:) 강의를 듣던 중 AXI4-Lite의 multiple outstanding 지원에 관하여 궁금증이 생겨 질문을 남깁니다. 본 강의에서 말씀하신 내용 중에 AXI4-Lite Template code는 multiple outstanding을 지원하지 않는다고 하셨는데, 혹여 AXI4-Lite에서 multiple outstanding을 지원할 수 있도록 설계가 가능한지 궁금합니다.또한 만약 가능하다면 AXI4에서 지원 가능한 multiple outstanding과 AXI4-Lite에서의 multiple outstanding이 어떠한 차이점을 가질 수 있는지도 궁금합니다.
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파일 경로 설정
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================즐거운 연말 보내시는 와중에 별거아닌 질문을 드리는것 같아 죄송합니다 ㅠㅠ [진행사항]Verilog HDL 1 강의를 수강하며, C드라이브에 Linux 환경을 구축한 뒤, 실습파일을 다운받아 실습을 진행했습니다.이번 FPGA 강의를 수강하게 되며 VItis 설치를 하게 되었는데, C드라이브의 용량이 부족하게되어 D드라이브를 새로 구축하였습니다.이후 Vitis (Window)를 D드라이브에 설치 후 정상동작함을 확인하였습니다. [질문사항]제공실습 파일을 넣으실 때(강의 01:48), C드라이브의 FPGA라는 파일에 넣으셨는데, D드라이브에서 진행하게 될 경우 똑같이 D드라이브 내에 FPGA라는 파일을 생성하고 실습을 진행하면 되는지가 궁금합니다.Vivado 프로젝트 실행 후, Project 생성 시, 파일경로가 C드라이브로 자동설정되는데 기존 파일이 있는 D드라이브로 잡아줘야 하는지 궁금합니다. 아래에는 C드라이브, D드라이브 경로 사진입니다.[C드라이브] [D드라이브]혹시나 잘못 건드렸다가 파일경로가 꼬일까봐 일단 대기하고 있습니다.. ㅠㅠ
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mismatch error
bram 실습강의에서 설계가 잘못되면 mismatch가 일어난다고 하셨는데 정확히 mismatch가 일어나는 이유가 궁금합니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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fully connected layer waveform 질문
안녕하세요 21장 의 testbench를 돌려서 waveform을 살펴보는 중에 질문이 생겼습니다.// Step 4. Registering (Capture) number of Count reg [CNT_BIT-1:0] num_cnt; always @(posedge clk or negedge reset_n) begin if(!reset_n) begin num_cnt <= 0; end else if (i_run) begin num_cnt <= i_num_cnt; end else if (o_done) begin num_cnt <= 0; end end위는 제공해주신 data_mover_bram.v 코드 의 일부분입니다.위 waveform을 보면 i_run이 1이 되는 순간 바로 num_cnt 값이 i_num_cnt로 바뀌지만o_done 이 1이 되는 순간에는 num_cnt 값이 0이 되지 않고 1cycle 뒤에 반영이 되나요? 보통은 o_done과 같이 한 cycle 뒤에 값이 stable 할때 값이바뀌는것이 맞이 않나요?그것이 맞다면 i_run에서 125ns 일때 이미 i_run 하고 i_num_cnt 가 stable 상태라는 것인데 i_num_cnt 는 이미 그전에 stable한것을 볼 수 있지만 i_run은 그 전에 stable 하다고 볼 수 있는 이유를 못찾겠습니다.
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vitis에서 Run As 누르고 난 뒤 에러입니다.
안녕하세요. 맛비님 항상 좋은 강의 해주셔서 감사합니다. 제가 현재 FPGA 5장 LED 실습을 하고 있는 도중 vitis에서 Run As를 누르고 Launch Hardware를 누르고 나면 이런 화면이 뜹니다. 실례가 안된다면 어떤 이유 때문인 지 여쭤봐도 될까요? 감사합니다.
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Vitis 로그 확인
안녕하세요 맛비님. 실습을 따라하는 과정에서 이러한 오류 문구가 뜨면서, vitis에서 프로젝트가 뜨질 않고 있습니다. 영상 그대로 진행하고 있으며, tool 버전 문제인지 아니면 경로 문제인지 잘 모르겠어서 질문 남깁니다. 사용하는 tool 버전은 : 2023.02사용 보드는 : zynq 702입니다. 로그를 확인해서 스스로 해결하고 싶은데 어디서 로그를 볼 수 있을지 여쭤봐도 될까요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================