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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Verilog If문 관련 질문좀 드리겠습니다
안녕하세요 Verilog if문 관련해서 질문 좀 드리겠습니다! 제가 지금까지 Verilog if문법을 좀 착각했던 것 같은데 if문 같은 경우에 검사하는 변수가 섞여도 상관이 없는건가요? 그러니까 저는 지금껏 reset_n을 사용해야한다고하면 always @ (posedge clk or negedge reset) begin if (reset == 0) begin matrix_full <= 0; end else begin if ((row == 7) && (col == 7)) begin matrix_full <= 1; end else if matrix_full <= 0; end end 다음과 같은 방식으로 reset_n만 평가하는 if문을 따로 둬서 사용했는데요 선생님처럼 코딩하면 always @ (posedge clk or negedge reset) begin if (reset == 0) begin matrix_full <= 0; end else if((row == 7) && (col == 7)) begin matrix_full <= 1; end else being matrix_full <= 0; end end 이런식으로 if문 하나만 써서 변수를 섞여서 평가하는 것 같은데 혹시 전자 후자의 방식에 따라 합성이 다르게 된다던지 동작이 전혀 다르다던지 그렇지는 않는걸까요? 늘 친절하게 답변해주셔서 감사합니다!!
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Hello Matbi World 실습편 질문입니다.
Hello Matbi world 를 진행하던 도중, zynq processor 와 제가 만든 user ip 를 create block design 을 통해 연결하는 부분이 있습니다. 이 부분에서, run block automation 을 하게 되면 zynq의 FCLK 신호와 reset 신호가 user ip 부분에 연결이 됩니다. CLK는 이해가 되는데 FCLK_Reset 이 어떤 역할을 하는 신호인지 잘 모르겠습니다. verilog 코드 상에서 reset 신호를 받아서 말 그대로 reset 신호로 사용하기에 reset 신호를 sw 따위로 주겠구나 생각했는데 그냥 zynq 로 주게 되면 그 FCLK_reset 신호는 vitis 의 c코드로 제어할수 있는 것인가요?
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Hello Matbi world 실습편에서 질문
Hello Matbi world 실습편에서 flow가 이해가 되지 않는 부분이 있습니다 1. 처음에 Block digram -> verilog HDL -> bitstream -> XSA 파일(하드웨어 플랫폼 파일)을 생성하는데 이게 이제 ZYBO Z7 보드에서 어떤 I/O를 사용할지 미리 알려주는 단계인건가요? 2. SW를 올린다는게 무슨 뜻인지 잘 와닿지 않습니다. ARM processor가 우리가 코딩한 내용을 구현하는 것인데 FPGA에 이미 Arm processor가 있으므로 XSA 파일이 필요없지 않나요??? 실습 내용이 순수하게 PS부분만 사용하는 것인데 왜 XSA 파일이 필요한지 궁금합니다 마치 데스크탑에 vscode 열고 코드 작성을 한 후에 실행을 하면 CPU가 알아서 코드에 있는 내용을 실행해서 화면에 띄워줄텐데 데스크탑에 있는 I/O port에 대한 정보를 가진 파일을 따로 또 만들어주는 느낌입니다.
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Vitis설치
Vitis Install중 Final Processing... Optimize Disk Usage에서 멈춰 있는데 진행되는건가요? 너무 오래동안 진행이 되지 않습니다.
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실습파일은 어디있나요?
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
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수강 신청 했습니다.
안녕하세요. Youtube를 통해서 보다가 감사한 마음이 너무 많이 들어서 인프런에 추가 강의를 들으려고 신청 했습니다. 수강신청을 하게 되면 실행 코드를 주시는 것으로 알고 있었는데 웹페이지에는 없는 것 같아서 문의 드립니다. 감사합니다.
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API(?) 문의 드립니다.
강의 감사합니다~!! 따라하기 쉽게 설명 해주셔서 잘 하고 있는데요~... 궁금한점이 생겨서 문의드립니다. 8강에서는 생성한 ip가 플랫폼 디렉토리에 ip.h가 있고, 사용 함수가 명시되어 있어서 include 해서 사용하면 되었는데, 9강에서는 ip header include가 아닌 xil_io.h include해서 Xil_Out32 을 사용했는데요.. (어차피 8강 함수에서 MYIP_mWriteReg() 안에 Xil_Out32가 사용되어서 결과적으로 동일하긴 한데.. ) 궁금한 내용이..ip를 만들고 어떤 함수 API(?)를 사용하는지 모르는 상태에서, 해당 ip에 접근하는 함수가 어떤건지 어떻게 알수 있는지 잘 모르겠습니다. (관련 api description note가 있는지.. 아니면 경험치인지..^^;;) AXI를 사용해서 Register로 접근 하면 Xil_Out32 을 사용해도 될 것 같은데, 다르게 접근하는 경우가 있는 지와이럴 경우 어떻게 접근하는지 방법 밖에 없는지 궁금 하기도 합니다. 그리고 혹시 아직 강의를 9강까지 밖에 안봤는데요. DMA 통해 Stream data 받는것도 강의에 있을까요?? 저의 경우, DMA를 가장 많이 쓰고 있어서..Stream용 AXI(?) 사용하는 것도 궁금 하긴 해서요.. 미리 문의 드린점 죄송합니다.
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build 문의 드립니다.
wsl 에서 build 가 안되서 문의 드립니다. (8:55부분) 아래 링크의 유튜브 내용 보고 wsl / vivado 설치했고, vivado 까지 잘 동작 하는데, build가 되지 않는데요.. 조치사항 알 수 있을까요?? https://www.youtube.com/watch?v=BdtaSQs0RLQ https://www.youtube.com/watch?v=4qwAEJ_3-8o
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Artix Basys 3 보드 Processing System
안녕하세요! 제가 강의 구매하기 전부터 가지고 있던 보드가 Artix에 Basys3 라는 보드를 사용하고 있었는데요... 강의를 따라하려고 보니까 Block Design 에서 Processing System이 없더라구요. Artix 칩에는 Zynq와 다르게 Processing System 부분이 없어서 그런건가요? PS에 프로그램을 하려면 Zynq 로 새로 구매하는게 좋을까요?
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FPGA 분리 질문
1) Vivado에서 FPGA 보드에 프로그래밍을 한 후 FPGA를 분리할 때 다른 절차 없이 보드 전원을 그냥 내리면 되는건가요? 아니면 USB 안전 분리처럼 전원을 내리는 절차가 있는 것인가요? 2) 보드의 전원을 내리고 다시 키면 프로그래밍된 회로가 없어지는 것 같은데 FPGA에 프로그래밍된 회로는 휘발성인건가요?
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FPGA 1장 따라하기 오류
Vivado를 설치하는 과정에서 오류가 발생하면서 driver만 설치가 되고 있지 않습니다. 재설치를 진행했는데도 driver만 문제를 일으키네요... 혹시 USB driver만 다시 설치할 수 있는 방법이 있을까요? vivado에서는 다음과 같은 warning이 뜹니다 warning: cannot open library ftd2xx.dll, first required symbol FT_Close, Digilent FTDI based JTAG cables cannot be supported warning: cannot open library ftd2xx.dll, first required symbol FT_Close, Xilinx FTDI based JTAG cables cannot be supported
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FPGA 1장 따라하기 부분 질문입니다.
안녕하세요 보드 구매하여 첫 실습 하는 과정에 문제가 있어 문의를 남깁니다. 천천히 따라하는 과정에서 아래와 같이 OPEN HARDWARE MANAGER -> OPEN TARGET 버튼 누를 시 강의 화면과는 다르게 아래와 같이 연결이 되지 않습니다. 보드는 컴퓨터와 usb 연결하여 빨간색 불이 들어온 상태입니다. 혹시 추정되는 문제가 있을지 문의드립니다.
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실습보드 관련 질문
안녕하세요 맛비님 강의 잘 듣고 있습니다. 제가 zedboard를 이미 가지고 있어서 zedboard로 실습하는데 문제 없을까요???
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delay 질문.
안녕하세요 맛비님! 뭔가 재 질문하게 되는거 같아 죄송합니다.. r_vaild 신호를 이용해서 delay가 되는 원리가 이해가 되지 않습니다.. always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_vaild <= 1'b0; end else if (i_run) begin r_vaild <= 1'b0; end else begin r_vaild <= i_vaild; end end 이 구문에서 i_vaild 라는 저장공간에 있는 값을 r_vaild 라는 저장공간으로 이동하게 되면 delay가 발생하는 원리가 맞나요?? 즉, 저장공간에서 저장공간으로 값이 이동하게 되면 delay 가 생긴다.. 제대로 이해한게 맞을까요??
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delay 질문.
안녕하세요 맛비님! data mover bram... 정말 어려웠습니다.. 하하.. 궁금한 점이 생겨서 질문 드립니다! delay가 생기는 지점(?) 이라고 표현을 해야할까요? 잘 모르겠지만.. 저장공간에서 값을 읽거나 쓰게되는 것 처럼 사용하게 될 때 delay는 무조건 생기게 되는건가요?? 곱셈 코어에서도 값을 읽어오고 계산을 하는 결과값을 확인하는 부분에 delay 가 생기는 것을 확인했는데 제가 이해한게 맞을까요?? 그리고 현업에서 delay 가 생길 수 있는 예시로는 또 뭐가 있을까요?? delay 의 가장 큰 이유? 원인? 도 궁금합니다.. 질문이 너무 많은가요?? ㅠㅠ 항상 감사드립니다. 추가적으로 결과 값이 concatenation 된다고 하면 결과 값이 111 123 이렇게 나온다면 저장 될때는 111123 으로 저장되는게 맞을까요??
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data mover bram 모듈 질문.
안녕하세요 맛비님! 질문이 있습니다. if(!reset) begin r_core_data[0] <= {DWIDTH{1'b0}}; end else if(|r_core_delay) begin r_core_data[0] <= mem_data; end 이 구문에서 진하게 표시된 |r_core_delay 에서 | 부분은 or을 나타내는게 맞나요?? 그렇다면 굳이 쓸 필요가 없을 거 같은데 맞는지 궁금해서 질문드립니다! ----------------------------------------------------------- 추가적인 질문이 생겨 계속 쓰겠습니다! delay 부분은 코드에서 5 cycle 을 주셨는데 다른 cycle의 delay를 줘도 되는걸로 알고 있습니다. 근데 5를 주신 이유는 여러번 시도 후에 가장 알맞은 delay를 찾으신건가요?? 아니면 임의로 주신건가요??
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시뮬레이션 타이밍 관련 질문있습니다.
그림과 같이 clk posedge에서 READ ADRESS channel에서ARREADY의 값이 1인데 ARREADY는 reg 하고 연결이 되어있으니까 rising time을 고려하면 0으로 인식되어야하는게 아닌가요? 시뮬레이션이여서 이런 환경은 배제해야되는 건가요?
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bram 생성 관련 질문 있습니다.
bram을 통해 데이터 다루는 챕터인데 bram을 vivado hls에서 코드로 변환 시킨건가요? vivado에서 block degine에 bram 생성하는 것도 있긴한데 그건 사용자가 코드를 변환 시킬수가 없네요.designe block말고 vi 에디터로 bram을 관련 코드를 다룬다고 한다면 bram을 어떻게 생성할수있는건가요?
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책 질문
안녕하세요 맛비님 제가 어디에다 글을 남겨야 할지 몰라 이곳에 질문을 드리게 됐습니다 전에 맛비님 영상?인지 블로그인지?를 보다가(아 그 어디서 봤는지 아른아른 거리기만 하는 상황입니다) 맛비님께서 AI fpga 관련된 책을 아마존에서 판매하고 있다고 말씀해주셨는데 제가 해당 책을 사고 싶은데 이름을 까먹어서 여쭤보고 싶습니다 아마존에서 팔고 되게 유명한 교수님이 쓰신 책이라고 소개해 주셨던 것 같은데 혹시 해당 책 제목을 알 수 있을까요?
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Address 질문.
맛비님 안녕하세요! Address map을 봤는데 궁금한 점이 생겨서 질문 드립니다! address 를 0x08번지와 0x0c 번지를 사용하는 이유가 있나요?? 아니면 임의로 편하신 주소에 설정하신 건가요?? 다른 주소로 변경해서 사용해도 될까요?? --------------------------------------------------------- 추가적으로 testbench 파일을 추가하고 시뮬레이션을 돌리려고 보니 빨간줄이 뜨는 구문이 생깁니다.. 그래도 잘 돌아가기는 하는데 오류가 아니라 경고문인가요?? vivado 에서 구문을 지원해주지 않아서 생기는 건가요?? 항상 감사드립니다!