설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)대시보드

안녕하세요 맛비님 Verilog 강의와 FPGA강의 들어보면서 동시에 AI HW 강의를 들어보려고 하는데 혹시 AI HW 강의자료를 얻을 수 있을까요? FPGA수강자에게는 제공해주신다는 글을 봐서 말씀드려봅니다!

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.   16:14까지는 잘 따라왔는데 finish를 누르고 기다리면 다음과 같은 에러가 발생합니다ㅠㅠ방법이 있을까요

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.   안녕하세요. 맛비님.   Makefile 3개 수정하고 빌드를 했는데 알 수 없는 오류가 나와서 질문 드립니다.     lab8_axi4_lite_app의 Debug안에 있는 makefile에서 에러가 발생한다고 나오는 것 같은데 아무리 봐도 무엇이 문제인지 모르겠어요.   저 Path에 있는 파일 전부 확인했는데 문제 없어보이는데 이런 에러는 어떻게 해결하는지 알 수 있을까요?   아래는 Vitis Log 중 ERROR에 해당되는 내용입니다..   13:43:14 ERROR : Failed to openhw "D:/Xilinx/Workspaces/lab8_matbi/lab8_axi4_lite_project_vitis/lab8_axi4_lite/export/lab8_axi4_lite/hw/lab8_axi4_lite.xsa" Reason: ERROR: [Common 17-39] 'hsi::open_hw_design' failed due to earlier errors. 13:43:14 ERROR : Failed to update application flags from BSP for 'lab8_axi4_lite_app'. Reason: null java.lang.NullPointerException at com.xilinx.sdx.sw.internal.SDxSwPlatform.<init>(SDxSwPlatform.java:305) at com.xilinx.sdx.sw.internal.SDxSwPlatform.create(SDxSwPlatform.java:214) at com.xilinx.sdx.sdk.core.util.SdkPlatformHelper.getSwPlatform(SdkPlatformHelper.java:61) at com.xilinx.sdx.sdk.core.build.SdkMakefileGenerationListener.getSwPlatform(SdkMakefileGenerationListener.java:160) at com.xilinx.sdx.sdk.core.build.SdkMakefileGenerationListener.syncAppFlags(SdkMakefileGenerationListener.java:78) at com.xilinx.sdx.sdk.core.build.SdkMakefileGenerationListener.preMakefileGeneration(SdkMakefileGenerationListener.java:48) at com.xilinx.sdk.managedbuilder.XilinxGnuMakefileGenerator.notifyPreMakefileGenerationListeners(XilinxGnuMakefileGenerator.java:91) at com.xilinx.sdk.managedbuilder.XilinxGnuMakefileGenerator.regenerateMakefiles(XilinxGnuMakefileGenerator.java:75) at org.eclipse.cdt.managedbuilder.internal.core.CommonBuilder.performMakefileGeneration(CommonBuilder.java:1006) 13:43:15 ERROR : Failed to compute checksum of hardware specification file used by project 'lab8_axi4_lite_app' 13:43:16 ERROR : Failed to openhw "D:/Xilinx/Workspaces/lab8_matbi/lab8_axi4_lite_project_vitis/lab8_axi4_lite/export/lab8_axi4_lite/hw/lab8_axi4_lite.xsa" Reason: ERROR: [Common 17-39] 'hsi::open_hw_design' failed due to earlier errors. 13:43:16 ERROR : Failed to openhw "D:/Xilinx/Workspaces/lab8_matbi/lab8_axi4_lite_project_vitis/lab8_axi4_lite/export/lab8_axi4_lite/hw/lab8_axi4_lite.xsa"ㄴㅁ Reason: ERROR: [Common 17-39] 'hsi::open_hw_design' failed due to earlier errors. 13:43:16 ERROR : Failed to openhw "D:/Xilinx/Workspaces/lab8_matbi/lab8_axi4_lite_project_vitis/lab8_axi4_lite/export/lab8_axi4_lite/hw/lab8_axi4_lite.xsa" Reason: ERROR: [Common 17-39] 'hsi::open_hw_design' failed due to earlier errors.  

  강의 내용을 똑같이 따라했고 포트 인식도 잘 되었는데(4장의 Hello World 출력도 잘 되었으므로 보드와 Cable에는 문제 없습니다..) Vitis에서 Launch on Hardware 누르면 Terminal에 다음 메시지가 뜨면서 정상 출력이 안되네요. 정상 출력 된다면 ======= Hello Lab10 Matbi ======   plz input run mode1. write (CTRL) 2. read (REG) 와 같이 나와야하는 것으로 알고 있습니다. 구글링 해봤지만 관련 내용이 잘 나오지 않아 혹시 원인을 알 수 있을까요? 

          어젯밤에 설치해놓고 자고나서 지금보니 설치는 됬다고 뜨는데 실행파일이 안보입니다. 실행을 어디서 시켜야되나요? 윈도우검색창에 vitis를 검색해도 안뜹니다.  

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.   먼저 연휴 전에 질문을 드리게 되어 죄송합니다 TT   이번 실습 HW RUN 부분은 BRAM에 Write, Core Run, BRAM에 Read 이렇게 3가지 과정으로 나누어서 이루어졌는데, 여기서 Pipeline 개념 관련해서 질문이 있습니다.   1. HW RUN 과정에서 이미 Pipeline이 적용 되었다고 할 수 있나요?   2. 3가지 과정을 따로 나누지 않고 Pipeline을 적용할 수 있지만, run time 측정을 위해서 일부러 하지 않은 건가요?   Pipeline 개념이 아직 미숙하기도 하고, 이번 실습의 경우에 적용이 가능한지, 적용을 했을 때 오히려 더 느려지게 될 수도 있는건지 감이 안잡히네요 :(항상 친절한 답변 감사드려요. 즐거운 연휴 되세요!

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.   Vivado Waveform 분석 부분에서 q0_b0 부분의 값이 궁금해서 Random input의 첫 data " 86 30 79 223 "를 16진수 변환 후 concat했더니 q0_b0의 첫 data인 " 561e4fdf" 와 동일하게 나오더라구요.   코드도 같이 찾아보면서 다음과 같이 이해했는데 틀린 부분이 있는지 여쭤봐도 될까요??   BRAM0 - PORT0 input(d) : Direct Access로 BRAM에 직접 Write 했기 때문에 사용하지 않음. (tb code로 Memory I/F, AXI4-Lite의 기능을 대신함)   output(q) : C코드로 생성하고 tb로 Concat되어 전달받은 랜덤인풋 값들을 data mover 에 전달   - PORT1 : 사용하지 않음   BRAM1 - PORT0 input(d) : 곱셈 Core에서 연산하고 data mover에서 Concat한 결과 값들을 받아옴   output(q) : Direct Access로 값을 가져갔기 때문에 사용하지 않음. (tb code로 Memory I/F, AXI4-Lite의 기능을 대신함)   - PORT1 : 사용하지 않음     좋은 강의 정말 감사드립니다.

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 d운영 관련 문의는 1:1 문의하기를 이용해주세요.   "BRAM을 통해서 read된 data가 valid해지는 시점이 1 cycle 뒤이다."   의 이유가   Internal Memory(BRAM)의 Latency가 일반적으로 1cycle이기 때문인가요??

안녕하세요 맛비님. 강의를 듣고 나서 AXI4_Lite 가 아닌 AXI4 도 실습을 해 보고 싶어서 Template code 를 얻을 때 Lite 가 아닌 Full 로 설정하고 코드를 생성하니 Burst 등의 기능을 포함한 AXI4 의 코드가 생성되는 것 같더라구요   이걸 이용해서 모듈을 만들어 HW 플랫폼 파일을 추출한 뒤에 Vitis 를 실행시켜 보니 제가 못 찾은 것인지 xil_out 헤더파일에 burst 등을 지원하는 함수가 보이지 않는 것 같습니다.   혹시 AXI4 는 VITIS 에서 지원을 하지 않는 것인가요? 아님 제가 그냥 못찾은 걸까요 ㅠㅠ

수업 자료 txt파일은 정상적으로 다운로드가 되는데 실습파일은 다운로드를 눌러도 아무 반응이 없네요. 혹시 몰라서 OneDrive 재설치도 해보고 모바일 다운로드도 시도해봤지만 똑같았습니다. 제가 전에 다운로드를 한 번 받긴했는데 그때가 8월쯤이었고 새로운 파일들 추가된 것들이 좀 있길래 다시 받으려고 했거든요.  이게 한번만 다운로드 가능하게 막아놓으셨을 것 같진 않은데  이 부분 확인 한 번 부탁드려도 될까요?

마침 깨어있어서 답글을 달았는데, 지우셨네요. ㅎ 기왕 쓴김에 올려드립니다. Q ======================================================= 안녕하세요 맛비님.  공부중 막히는 부분이 있어서 질문을 드립니다. 저는 학교에서 대여받은 보드를 가지고 공부를 하고 있는데, 그래서 강의와 다른 arty a7 - 35 보드를 사용중입니다.  영상 설명에 보드가 달라 생기는 문제는 책임지지 않으신다고 명시하셨지만 한번만 도와주시면 감사하겠습니다. 강의 1장에서 DUT와 tb,그리고 constraint 파일인 .xdc 파일을 올리는 과정입니다.  저는 사용중인 보드가 다르기 때문에, 인터넷에서  Arty-A7-35-Master.XDC 파일을 대신 찾아 올렸습니다.   RTL schmetic은 잘 생성되지만 비트스트림 파일을 만드려고 하면 다음과 같이 오류 메세지가 생기며  합성이 되지 않습니다, input output standard 부분에서 문제가 있다고 하는데,  개인적으로 공부해 해결해보려고 했지만, 해결하지 못해 질문 올렸습니다. 감사합니다.   A ======================================================= 안녕하세요 :) 여기 앞에 # 보이시죠? 이것은 Comments 처리 입니다. 즉 동작을 하지 않죠. # 지워주시구요. Top 모듈의 Port 이름하고 xdc 의 Port 이름을 꼭 matching 시켜주세요. :)   

바로 아랫분과 완전히 같은 문제로 질문을 드립니다. board file을 다운받아서 복사-붙여넣기로  옮겨넣었지만,  vivado에서 인식하지 못합니다.   (저는 arty a7 - 35 보드를 사용하고 있긴 하지만, arty 35뿐만 아니라 다른 보드파일들 모두 인식하지 못하는 것 같아요.)   + 저는 2021.2 버전을 사용하고 있는데, 저 역시 비바도 설치경로에 board_parts  경로는 존재하지 않고,  board_files 폴더만 있습니다.   맛비님이 <질문자님 path>/Vivado/2020.3/data/boards/board_files/zybo-z7-20  에  보드파일을 복붙하고 실행해보라 하셨는데,  새로 board_files 폴더를 만들어서 실행시켜봤지만 역시 인식되지 않습니다.              

vivado 2020.3버전에서 사용하려고 보드추가를 했는데 추가되지 않습니다.   2020.2버전에서는 추가가 되었는데요 2020.3버전은 다른 방법이 있는건가요?   2020.2버전에는 C:\Xilinx\Vivado\2020.2\data\boards\board_parts 경로가 있지만    2020.3버전에는 위 경로에서 board_parts 폴더가 없는것도 차이가 있구요.   보드 파일을 다운로드 받아서 board_files에 추가도 해보았지만 나오질 않습니다.  

안녕하세요 맛비님. 강의를 듣던 도중 VIVADO 에서 제공하는 AXI4_Lite 외에 AXI4 도 한번 공부해보고 싶다는 생각이 들어 질문 드립니다. 혹시 AXI4 를 공부해 볼만한 자료나 사이트가 있을까요?

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.   안녕하세요. 맛비님. 매우 좋은 강의를 무제한으로 들을 수 있어 감사합니다.   다름이 아니라 BRAM 강의를 듣다 궁금사항이 생겨 질문 드립니다.,   verilog season 관련 계획을 말씀하실때 였나 정확히 기억은 안나지만,   CDC, FIFO 같은 내용 들을 다루신다고 하셨는데.. 혹시 강의 계획이 있으신지.. 있다면 언제쯤 일지 궁금합니다.

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.   dat_mover_bram.v 파일에서   1. // Shift Delay always @(posedge clk or negedge reset_n) begin     if(!reset_n) begin         r_core_delay <= 0;       end else begin         r_core_delay <= {r_core_delay[CORE_DELAY-2:0], r_valid}; // read data     end end 해당 구문이 shift register가 된다는 사실은 알겠습니다. 허나 이 구문이 왜 딜레이 되는 타이밍과 관계 있는지 모르 겠습니다. assign ce_b1    = r_core_delay[CORE_DELAY-1]; assign we_b1    = r_core_delay[CORE_DELAY-1]; 결국 chip enable과 write enable을 r_core_delay[4]->행렬의 MSB의 값으로 입력된다는 의미인거 같은데요. 여기서 r_valid 값은 LSB인거 같은데요. 어떤 메커니즘으로 최상위 비트가 되는 건지 모르겠습니다.   2. // Shift Data genvar  idx; generate     for (idx = 0; idx < CORE_DELAY-1; idx = idx + 1) begin : gen_core_delay         always @(posedge clk or negedge reset_n) begin             if(!reset_n) begin                 r_core_data[idx+1]   <= {DWIDTH{1'b0}};             end else if(|r_core_delay) begin                 r_core_data[idx+1]   <= r_core_data[idx];             end         end     end endgenerate // first one always @(posedge clk or negedge reset_n) begin     if(!reset_n) begin         r_core_data[0] <= {DWIDTH{1'b0}};       end else if(|r_core_delay) begin         r_core_data[0]  <= mem_data; // read data     end end 해당 구문에서 결국 의미 하는 것은 r_core_data[0]  <= mem_data;                 r_core_data[1]   <= r_core_data[0];                 r_core_data[2]   <= r_core_data[1];                 r_core_data[3]   <= r_core_data[2];                 r_core_data[4]   <= r_core_data[3]; 일 텐데요. 말씀하시는 내용은 결국 알맞은 타이밍에 mem_data가 최상위 비트까지 올라가서 해당 테이터가 결국 assign d_b1     = r_core_data[CORE_DELAY-1];  // core value 에 출력될 것이라는 의미 같은데요. 역시 이것도 왜 그렇게 되는지 이해가 안갑니다. ㅠㅠ (추천해 주신 책은 열심히 읽고 있습니다 ㅠㅠ, 아직 내공이 부족하네요.)                        

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.   안녕하세요. 저는 fpga 강의를 수강중이고 lab12에서 bram과 axi4_lite를 이용한 memory 수강중에 궁금한 점이 있습니다.   해당 강의에서 trure_sync_dpbram.v를 import해서 사용하는데   fpga는 어떻게 true_sync_dpbram가 register가 아니라 bram을 사용하는 지 알 수 있나요?   혹시 reg 선언부에 있는 (* ram_style = "block" *) reg 이것이 bram을 사용한다는 keyword 인가요?   만약, 맞다면 저희가 ram_style='block' reg를 사용하면서 내부 memory interface logic (ce0,we0등등...)을   다르게 사용하면 Error가 발생하는건가요?  

안녕하세요 맛비님. 지금 실습했던 것을 복습하면서 제가 만든 모듈들을 AXI4_Lite를 사용해보는 중입니다.   한달 전만 해도 zybo-z7-20 과 노트북을 연결하면 장치 관리자의 포트에 COM4 라고 잘 떳었는데, 사진에 보이듯이 포트가 뜨질 않습니다 이전이랑 달라진 점은 노트북에 HDMI 로 모니터랑 연결하고 USB 허브로 연결했다는 점인데 이게 문제인가 싶어 다 빼고 다시 연결해 보았습니다만 그래도 COM4가 뜨질 않네요 드라이버 문제일 수도 있다고 해서 검색해서 깔아 봤는데 인식을 하지 않네요   혹시 어떻게 해결해야 할지 알려주실수 있으실까요?   +++ 더 찾아 보니 인식은 하는데 COM4 이런식으로 뜨지 않고 범용 직렬 버스 컨트롤러 단에서 인식을 하고 있는것 같습니다. FPGA 연결선을 뺏다가 꼽았다 하면 USB Serial Converterr A/B 가 ON/OFF 되는것을 보아하니 인식을 저기서 하고 있는것 같은데 어떻게 해결해야 할까요??

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.   lab10을 듣다가 문득 궁금해져서 질문이 있습니다.   저희가 코드를 짜서 design을 만들면 그것을 ip로 만들고 bd에서 ip를 call 하는 방식이 아니라   add source를 한 design을 ip를 만들지 않고 bd에서 바로 사용할수 있는 방법은 없나요??

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 최근에 비바도에서 비트스트림 생성할 때, 이런 문구가 계속나오는데 원인을 알 수 있을까요?