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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
뜬금없는 질문 하나 드립니다
맛비님 문득 갑자기 궁금한게 하나 있습니다 Module 정의 시 "#" 이 붙은게 있고 안붙은게 있는데 차이가 무엇인가요??
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Core 개수 늘리는 법
안녕하세요 맛비님 실습관련해서 몇 가지 질문을 드립니다! Core 개수를 늘려보고 싶은데 고민 중인 것이 있습니다. Memory I/F는 32bit의 data를 읽어오는데 만약 64bit의 data를 읽어서 4개의 연산을 하고 싶다면 어떻게 해야 할까요? I/F에서 core에 data를 전달해 주기 전에 F/F을 더 추가하고 예를 들면 cnt를 사용해서 clk을 2번을 cnt하면 반전되는 새로운 clk을 만들어서 마지막 F/F을 이 clk에 동기화 시켜 Core에 data를 넣어줘야 할까요? 2. 위의 경우 결과를 BRAM에 다시 write하려면 delay를 넣어줘야 할 것 같은데 이렇게 설계하는 것이 맞는 방식인 건가요? 3. 맛비님은 더 많은 bit를 연산할 때 어떻게 하시나요? (64bit 뿐만 아니라 96bit ... 등)
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합성된 이후, 원하는 신호에 대해 ILA처럼 Probe를 하는 방법
안녕하세요. 강의 너무 재미있고 도움되게 듣고 있습니다. 13강 bram과 관련된 부분에 대해 복습중입니다. 한가지만 짧게 여쭙고 싶습니다. (혹시 답변이 가능하지 않은 범위라면, 괜찮습니다.) BRAM에 들어가는 Addr을 관찰하고 싶어서 HW코드 및 Vivado Schematic을 분석해서, ADDRARDADDR이 그 Signal임은 발견하였는데 해당 Primitive Cell의 Signal에 [1]Waveform을 보거나 [2]Printf 로그를 찍을 수 있는 방법이 있을까요? (axi_wdata와 같은 신호에 ila를 더 붙혀보는 방법은 실패하였고, c를 통한 접근도 실패하였습니다.) 복습의 범위를 넘어 연구의 범위로 넘어가고 있어서, 키워드 정도만 도와주실 수 있다면 스스로 더 연구해보겠습니다. ㅠㅠ!! 제가 궁금한 것은, 0c주소로 보낸 데이터가, 결국 bram(RAMB36E1)의 어떤 address에서 저장되는가? 입니다. 계속 반복해서 0c주소로 데이터를 보내고 있는데, 그게 카운터(mem_addr_cnt) 등을 통해서 어떤 주소로 어떻게 Control 되는지가 이해되지 않아서 보고 싶어서 그렇습니다. [+0c주소가 data register라고 register map에 있는 부분에 대해서는 인지하고 있습니다만, 그 다음의 경로가 추적이 되지 않아서 그렇습니다.] #define XPAR_LAB01_0_BASEADDR 0x40000000 #define XPAR_LAB01_0_HIGHADDR 0x40000FFF
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true_sync_dpbram.v
안녕하세요. (너무나도 상세하고 친절한 질의응답 늘 감사드립니다.) Lecture Resource로 제공받았던 Source Code File을 조금 더 직접 구현하는 방향에서 분석해보고 있습니다. 그런데 그 와중에, 어, 내가 BRAM을 사용하고자 하는데, 이 BRAM은 어디서 불러오지? 를 보다가 2가지 궁금증이 생겼습니다. [1] true_sync_dpbram.v 파일 이 파일은 '수업을 통해 제공받았었'는데, 만약 제공받지 않았었으면, 어떻게 접근해서 이 파일을 생성했어야 하나요? 코드를 살펴보니 'sync sram의 구조랑 같구나' 싶으면서도, 그렇다고 모든 코드를 작성할 수 있었을 것 같지 않습니다. 즉, 실습 파일이 없었으면, 이걸 어떻게 처리했어야 하는지가 궁금합니다. 어디서 이 파일을 구하셨나요? [2] 오개념 점검 여기서 bram을 검색했다가, bram이 없는 것을 확인하였습니다. 그래서, 어? ip로 불러올 수 있는게 ps영역만이었나? 하면서 이 부분 개념을 점검하고 있는데 [2]는 독립적 질문이 아닌, [1]과 연관된 질문으로 봐주시면 좋을 것 같습니다. 왜 add IP에서 BRAM을 호출할 수 없나요? 감사합니다.
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Zybo Z7-20 & BRAM Resource
BRAM에 대해 공부중이었는데 질문이 있어 드립니다. (BRAM 강의에서 다뤄진 내용이지만, 능동 공부 범위라서 이건 강의 내용은 아닌데, 이런 내용을 질문드려도 될까요?) Zybo Z7-20에는 몇개의 BRAM이 있나 궁금했습니다. 그래서 다음 2개의 문서를 참고했습니다. [1] Zynq-7000 SoC Data Sheet: Overview (https://www.mouser.com/datasheet/2/903/ds190-Zynq-7000-Overview-1595492.pdf) [2] Digilent Reference Manual (https://digilent.com/reference/programmable-logic/zybo-z7/reference-manual) 그래서 제가 내린 결론은 "Zybo-7000 패밀리에서는 36Kb True Dual-Ports BRAM을 사용했으며 Zybo-7000-20에는 17.5개의 BRAM이 있다. 입니다." 18개 처럼 딱 떨어지면, 깔끔히 넘어갔을텐데, 왜 17.5개이지?? 가 너무 궁금해서 질문드립니다. 17.5개가 있는 것이라면, 확인이고, 아니라면 무엇을 찾아보면 좋을지 알려주시면 감사하겠습니다. Z7-10 보드도 7.5개네요 ...! (유사 예시, 64GB USB 메모리라도, 그 드라이버가 포함되어 있어 64GB를 100% 사용하지 못함 등)
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ila triggering
안녕하세요. 13강을 공부중에 있었습니다. vivado에서 ila triggering을 통해 hw의 동작을 확인중인데 (27:51) [FPGA 13장] AXI4-Lite I/F 를 사용하여 Register 가 아닌 메모리에 Write / Read 해보기 - 실습편 잘못 남긴 질문에 대하여 '삭선 Strike' 표기가 없어, 가장 연한 회색으로 처리해둡니다. 이 부분은 애초에 질문이 잘못된 것이므로, 이해하실 필요가 없으십니다. [1] 오류 미해결 trigger를 1번이 아닌 2번을 주면, 1번 초기화만이 아닌 512번의 쓰기동작이 되어 waveform에 capture 되어야 하는데 무슨일인지, 그것이 확인이 되지 않고, 계속 동일한 초기화 상태만 보여집니다. 어떤 조치를 통해보아야, 이것이 잘 되도록 시도해볼 수 있을까요? (강의) (내컴퓨터) 혹시 이 부분과도 관련이 있을까요? 그리고 이 에러 팝업이 나는 경우에 대해 어떻게 이해해야 하는지 모르겠습니다. 추가로 반면 read는 잘 됩니다. [2] 개념 그리고 이부분에서 왜 trigger를 2번 주어야만 512번의 쓰기동작이 일어나는지 이해가 가지 않습니다. 1번만 해도 512번의 쓰기동작이 잘 일어나기 때문에, 두개의 결과는 동일해야 하는 것이 아닌가요? [3] ila 그리고 vivado에서 1000ms 이상의 waveform을 제공하지 않아서 결과를 모두 확인하지 못할때 timescale을 1ns/1ps을 0.1ns/1ps로 낮추어서 확인하고는 했는데 ila에서 1024cycle까지 캡쳐하지 못하는 상황에서 혹시 이 이상을 확인하거나 전체를 확인하고 싶은 경우 vivado 무료배포판 하에서는 할 수 없는 것인지? 또한 여쭙고 싶습니다. 이상입니다. 감사합니다.
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그림 그릴때 사용하는 툴
안녕하세요. 이와 같은 그림을 그리실때 어떤 도구를 사용하셨는지 여쭐 수 있을까요? (혹시 visio인가요?)
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8장 오류 발생
안녕하세요. 강의 재미있게 잘 듣고 있습니다. 이런 소중한 강의 만들어주셔서 감사합니다. 8장 build 과정에서 error가 발생하는데, 그 에러가 극복이 안되어서 여쭙습니다. --- 현재 저는 Vivado 2022.1 ver을 사용하고 있습니다. 그래서 [FPGA 8장 실습 개정]에 따라 실습을 진행하고 있었습니다. 하지만 build가 정상적으로 마무리 되지 않았습니다. 이때 발생하는 에러 메시지는 다음과 같습니다. (빌드전에는 sw>...>xparameters.h 가 정상적으로 존재했는데 빌드후에는 platform Out-of-date 문제가 발생하며 해당 파일류들이 삭제(?!) 됩니다.) 09:24:16 **** Build of configuration Debug for project lab08_app **** make all make --no-print-directory pre-build a9-linaro-pre-build-step ' ' make --no-print-directory main-build 'Building file: ../src/main.c' 'Invoking: ARM v7 gcc compiler' arm-none-eabi-gcc -Wall -O0 -g3 -c -fmessage-length=0 -MT"src/main.o" -mcpu=cortex-a9 -mfpu=vfpv3 -mfloat-abi=hard -IC:/dev/fpga_proj/lab08_vitis/design_1_wrapper/export/design_1_wrapper/sw/design_1_wrapper/standalone_ps7_cortexa9_0/bspinclude/include -MMD -MP -MF"src/main.d" -MT"src/main.o" -o "src/main.o" "../src/main.c" ../src/main.c:21:10: fatal error: xparameters.h: No such file or directory 21 | #include "xparameters.h" | ^~~~~~~~~~~~~~~ compilation terminated. make[1]: *** [src/subdir.mk:23: src/main.o] Error 1 make: *** [makefile:34: all] Error 2 09:24:16 Build Finished (took 287ms) 헤더의 절대경로로 바꾸어본다거나, makefile txt도 갈아끼워본다거나, 결국 프로젝트를 처음부터 재생성한다거나, 여러가지 조치를 10번 이상 해보았는데 그럼에도 불구하고 계속해서 같은 상황을 벗어날 수가 없습니다. --- 현재 상황에서 어떻게 문제를 해결하면 좋을지 여쭤봅니다. 감사합니다. --- 추가로 vivado 화면도 첨부합니다. 추가로 로컬 파일 디렉토리도 첨부합니다.
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리눅스 설치중 문의!
맛비님 안녕하세요!! 리눅스로 설치 돌리다가... 결국 멈춤이 발생했어요ㅠㅠ.. 세번째 시도였는데... 그래도 인내심을 가지고 커멘드 라인으로 설치하려는데 질문이 있습니다. 1. 커맨드라인으로 설치하라 했잖아요! 라고 하실테지만,.. 시도는 했으나... vi/root/.Xilinx/install_config.txt 를 친 후 경로를 수정하라는데 어떻게 수정하는지 영상에서 짤려있어서....방법을 찾다가 못찾아서....포기하였습니다..ㅠㅠㅠ (경로 수정어떻게 하는지 알려주세요) 2. 설치 실패후 config.txt가 만들어지지 않는것 같아요.. 이전 설치하다가 남겨진 쓰레기 파일들 때문에 충돌이난걸까요...? 리눅스도 다 지우고 처음부터 다시 해야 할까요? 답변 부탁드리겠습니다~~ㅠㅠ
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Run As - launch on hardware 수행시 오류
아래와 같이 오류 메시지가 발생하네요. 아래와 같이 view target connection에서 'Test Connection' 클릭하면 정상이라고 합니다. 어떻게 조치해야 할 지 모르겠습니다.
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Vivado tool 관련 질문입니다.
안녕하세요! matbi님 강의 보면서 디지털 설계를 배우고있습니다. Vivado 설치까지 완료하긴 했는데 이제 막 Hello Matbi world 강의를 듣고 있는데요 이게...뭐 하나 실행하려고 RUN 클릭하면 로딩만 3시간이 넘게 걸려서..(3시간이 넘으니까...안되겠어서 종료했어요...) 디자인 소스의 파일들 불러오는것도 계속 멈춰있고... 이건 컴퓨터 성능의 문제일까요..? 제대로 배우고 싶어서 준비했는데 하루종일 초록색 로딩 흘러가는 것만 보고 끝나요..ㅠㅠㅠ 무엇이 문제일까요...?ㅠㅠ
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FCLK_CLK0 관련 질문
안녕하세요. 항상 좋은 강의 찍어주셔서 정말 감사드립니다. 프로젝트 중간에 블럭 디자인을 create 하고, 저희가 설계 한 모듈의 ip와 zynq 의 ip를 불러와서 서로 연결해주는 과정이있는데, 궁금한점은 Zynq를 클릭하고 Ip를 다양하게 커스텀마이징을 할수가있는데, Clock Configuration 부분에서 클락을 부르는 부분인 PL Fabric Clocks 부분에 4종류의 클락을 설정할수 있도록 되어있습니다. ex)FCLK_CLK0, FCLK_CLK1..2...3 그러면 이 4가지의 클락을 사용자가 원하는대로 설정하면 이 4가지의 클락이 병렬적으로 clk가 출력이 되서 나오는지 궁금합니다.. 한번에 여러가지 작업을 하고싶은데 어떤건 100mhz 를 사용하고 어떤 모듈은 50mhz하고 이렇게요.. 혹시 이렇게 사용하면 발생하는 문제점이 있을지도 궁금하고, 보통 프로젝트에서 설계할때 100Mhz를 기준으로 설계하는지도 궁금합니다.
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dpBRAM 에서 data 를 읽어올 때, 2개의 row 를 한꺼번에 읽어와도 되나요?
안녕하세요 맛비님. 강의에서 나왔던 data_mover_bram 을 기반으로 maxpooling layer 를 만들어 보려고 하고 있습니다. BRAM 안에 14 * 14 짜리(각 숫자는 8 BIT) Feature map 이 한장 있다고 가정하고 이것에 대해 (2*2 짜리 filter 로 stride = 2) maxpooling 을 하고 싶어서 pooling 을 해주는 모듈은 만들고 이 core 7 개를 data mover 에 박아서 pooling 을 하려고 하였습니다. 그런데 생각해보니 위와같이 pooling 을 하기 위해서는 14 * 14 의 output 피쳐맵의 row 2 개를 동시에 읽어와야 하더라구요 dpBRAM 이 dual port 니 코드를 좀 수정하면 두 row를 동시에 읽어오는 것이 가능은 할 것 같은데 뭔가 해서는 안되는 짓을 하는 것 같아서 여쭙습니다. 만약 안되면 한줄 읽어온걸 잠시 reg 에 저장해뒀다가 1 clk delay 시키는 방법도 있을것 같은데 후자로 하는게 맞을까요?
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S_AXI address bus의 width에 관련한 질문입니다.
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요! 다름이 아니라 axi register를 4개에서 16개로 늘렸을 때 C_S_AXI_ADDR_WIDTH가 왜 6이 되는지 이해가 가지 않아 질문 남기게 되었습니다. 16개를 감당하기 위해서는 WIDTH가 2^4=16으로 4여야 한다고 생각하였습니다. 어느 부분에서 틀리게 생각하고 있는지 알려주시면 감사하겠습니다. 언제나 잘보고 있습니다. 감사합니다 :)
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Microblaze 기반 실습
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Addresss와 Memory write error에 관련되어 질문이 있습니다
안녕하세요 맛비님! 어렵고 좋은 강의 늘 잘 듣고 있습니다 ㅎㅎ 아직 익숙치 않은 부분이 많아 필기하고 강의를 따라하는 쪽으로 우선 강의를 수강하고 있는데요. 강의를 따라하면서 해결하지 못하는 부분이 있어서 질문을 남기게 되었습니다. 이전강의에서는 Address map에 문제가 없었는데 Lab9, Lab10부터 Address map이 문제가 조금 있는 것 같습니다. address가 0x43C0_0000이 아니라 자동적으로 0x4000_0000으로 설정이 되더라구요. 해서 아래 사진에서는 제가 직접 설정하였고 Range역시 4K가 Maximum 값이더라구요. 또한 lab10에서 vitis build project에서는 문제가 없었으나 보드에서 run시키면서 Memory write error가 발생하였습니다. 이하 사진 첨부하겠습니다. (참고로 Vivado version은 2022.1 입니다!) 늘 감사합니다 : )
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윈도우 11 업그레이드
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윈도우에서 zybo z7-20 장치 인식 문제
안녕하세요. zybo z7-20을 직구했습니다. 그런데 이거 microUSB로 PC(윈도우)에 연결하면 장치관리자에 COM Port 장치로 인식이 돼야 하는건가요? 윈도우에서 zybo z7-20 을 인식하지 않습니다. Vivado의 Hardware Manager에는 localhost(0)으로 나오고 Vitis에서는 Launch HW할 때 문제가 발생합니다. Vivado Hardware Manager Vitis Launching Error 보드 전원 스위치 옆에 점프는 USB로 되어있습니다. Vivado 설치 경로에 있는 digilent driver도 다시 설치해봤지만 여전히 문제입니다ㅠㅡㅠ
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BRAM 여러 개를 사용하려고 시도하면 어떤 일이 발생하나요?
안녕하세요 맛비님. 최후반부 22 강에서 만든 FC 를 바탕으로 다른 것을 만들려고 시도 중인데요. 강의에서 지금까지는 BRAM 을 전부 2 개를 사용해서 32 bit * 2 = 64 bit 로 가져왔었습니다. 그런데 제가 알기로 DRAM 이나 BRAM 은 64bit 의 bitwidth 제한이 있는것으로 알고 있는데 BRAM 이 2개가 아닌 대여섯개를 굴릴려고 하면 오류가 날까요? 만약 여러개를 굴리고 싶다면 DMA Controller 등을 달아서 써 줘야 하나요??
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[16장] PS에 올라가는 c 코드의 malloc 관련 질문입니다.
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요 맛비님, 강의 잘 보고 있습니다. 16장 Zynq PS C 코드에서 malloc 관련해서 질문이 있습니다. main.c 코드의 40~41번 줄에서 write_buf 를 malloc하는데 실제 write_buf가 위치하는 물리적 메모리 주소를 알고싶어서 디버깅으로 값을 확인해봤습니다. 포인터 변수 write_buf는 0x120300 위치에 할당됩니다. 링커스크립트를 확인해보니 base 주소가 0x100000 부터 시작하는 DDR 영역이 맞습니다. 그런데 문제는 포인터 변수 write_buf가 가리키는 곳의 주소인데요, write_buf[0], write_buf[1] 의 주소를 확인해보면 각각 0x0, 0x4 가 나옵니다. (printf -- %p , 디버거 변수로 같은 값인 것 확인) Zynq 문서 UG585 113p 를 확인해보니 메모리 주소 0x0 부터 0x3FFFF 까지는 OCM (on chip memory) 으로 할당되었고, UG585 732p 를 확인해보니 OCM은 256 KB의 RAM 을 포함한다고 되어있습니다. 0x0이라는 주소값을 감안하면 동적할당한 변수들은 RAM에 저장된 것 같습니다. 그런데 위와 같은 생각의 결과가 링커스크립트와 차이가 있어서 질문을 남기게 되었습니다. 링커스크립트(lscript.ld)에서 heap 영역에 대한 allocation을 확인해보면, ps7_ddr_0 영역에 배치되어있습니다. (서론이 길었습니다만 최종 질문...) write_buf 변수의 동적 할당된 주소 위치가 0x0으로 나오려면 heap 영역은 ps7_ram_0 영역에 allocation 되어야 하는 것 아닌가요?? 아래 첨부한 사진은 컴파일 후 생성된 map파일에서 DDR 영역에 allocate되어 있는 heap 영역입니다.