월 59,400원
5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 맛비님. memory mapped i/o에 대해 궁금한 점이 생겨 질문을 드립니다.
안녕하세요 맛비님. FPGA 강의를 복습하고 있는 수강생입니다. memory mapped i/o에 대해 궁금한 점이 생겨 질문을 드립니다.memory-mapped i/o에서 register mapping을 할 때, 기술할 register의 종류가 많아도 일일히 기술해야 하나요? 아니면 verilog 언어를 극한까지 활용하면 이것도 자동화가 가능한가요?vitis를 처음 봤을 때 memory-mapped i/o를 할 수 있는 소프트웨어여서 되게 신기했었던 경험이 있습니다. vitis 이외에도 memory-mapped i/o를 할 수 있는 소프트웨어가 있는지 궁금합니다. 혹시 많이 쓰이는 것이 있나요?
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
axi4-lite -> axi4
안녕하세요 맛비님. 강의를 복습하며 과제로 내주신axi4-lite를 axi4로 upgrade하는 작업을 수행중에 있습니다. 질문은, lab10. fsm_counter with axi4_lite와 같이메모리가 아닌 ip와 연결된 모듈도 axi4를 사용할 수 있는지?아니면 axi4는 burst transaction 특성 때문에 메모리와만 연결할 수 있는지?lab10_rev. fsm_counter with axi4로도 변형이 가능한 것인지?입니다. (모두 같은 질문입니다.) 이 부분에 대해 판단이 어려워, 아주 간단히 개념적으로 여부를 여쭙고 싶어 글 드립니다. 행복한 추석 되시고, 추석 끝나신 편안한 시간에 답변 주시면 감사하겠습니다.좋은 추석 되셨기를 빕니다. :) 복 많이 받으세요. 감사합니다. (추가) axi4_lite와 달리 axi4에서는 slv_reg0가 없어서, 관련된 개념을 이해를 하려고 노력하다보니,혹시 개념적으로 다른건가 싶어서 생각이 들었습니다!https://support.xilinx.com/s/article/1053914?language=en_US
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
BRAM에 데이터를 쓰는 방법
안녕하세요 맛비님수동으로 BRAM에 0번지부터 내가 원하는 Data를 Write할 수 있지만, 써야 되는 데이터가 많을 때는 어떻게 하나요? 예를 들어 0번지부터 99번지까지 100개의 데이터를 써야하고, 그 값은 모두 input.txt에 저장되있으면, FPGA에 올리기 위해 이 100개의 데이터들을 손으로 각각 타이핑하는 방법 말고 input.txt 파일을 BRAM에 올릴 수 있는 방법이 있을까요?
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
fsm으로 HW core를 Control한다는 것
저희가 HW를 설계할때 FSM을 사용한다는것 혹은 FSM으로 제어한다는것의 의미가 무엇일까요..?제가 찾아보니 fsm을 사용하면 안정성이 높아지고 설계 자체가 단순(?)해지며, 흐름이 명확하게 이해될 수 있다는 장점이 있는것으로 이해했는데, 혹 RTL 설계에서도 같은 이유로 사용하는 것일까요?그리고 " FSM을 사용하였다 " <= 이렇게도 표현할 수 있는것일까요?위에 대한 궁금증은 FSM에 대해 더 찾아보고 공부하면 해결될 문제일까요?제가 아는것이 많이 없어서 질문수준이 낮은점 이해 부탁드립니다 ㅠ
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
강의자료
안녕 하세요? 강의 자료를 다운 받으려고, "FPGA 자료 다운로드.txt" 다운 받았으나 제 컴퓨터(영문 윈도우즈 11)에서는 폰트가 깨져서 내용을 볼 수가 없습니다. 다행히 실습자료는 다운 받았습니다만, 강의 자료는 못 받고 있습니다. 자료를 받을 수 있도록 알려 주시면 고맙겠습니다.감사 합니다.
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
ip라는 용어의 개념
ip라는 용어의 개념이 잘 안잡히는데 좀 더 설명 해주실수 있나요?IP는 Intellectual Property의 약자이다. 좀 더 구체적으로 말하면, ASIC이나 FPGA를 만들 때 사용될 수 있는 논리 회로 블럭을 의미한다. 라고 이해를 그대로 하면 될까요?
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
BRAM size에 대해 질문드립니다.
안녕하세요 맛비님.BRAM size에 대해 헷갈려서 질문드립니다.true_dpbram에서 mem_depth가 3840인 이유가 궁금합니다.vivado에서 하나의 bram tile size가 36K라고 하셨는데, 만약 memory_width가 16bit, memory_depth가 2048*17=34816이라고 가정한다면, 17개의 bram tile이 사용되어야 합니다. (bram을 두개 사용하므로 34개가 vivado 에 표시되어야합니다. 그러나, 위와 같이 했더니 bram이 64개가 표시되었습니다. (사진을 올리고 싶지만, 사진이 왜 올라가지 않을까요..?;;)
- 해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
AXI4 이외에 다른 I/F는 무엇을 사용하시는지 궁금합니다.
안녕하세요 맛비님! 2번째 정주행 중인 수강생입니다.Performance를 올리고 싶을 때는 AXI4-Lite 대신 다른 I/F를 쓴다고 영상에서 말씀하셨습니다. 그렇다면 당연히 실무에서는 AXI4-Lite가 아닌 다른 I/F를 쓰실 것 같습니다. 실무에서는(특히 영상 처리, AI 분야) 어떤 I/F들을 주로 사용하시는지 궁금합니다. AXI4-Lite의 원래 버전인 AXI4가 있긴 하지만 ,왠지 AXI4만 쓰실 것 같진 않아서 여쭤봅니다!
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
FPGA 연산 관련 질문
안녕하세요 맛비님. 질문 드릴것이 있습니다!a-b <0과 같은 연산을 if문의 조건에 쓸 경우 FPGA에서는 어떻게 되는지 궁금합니다!구체적으로는 예를 들어 4bit연산에서 a = 0011(3), b = 0101(5)인 경우 a - b = 1110(-2)로 연산 결과가 나올것이라고 생각이 됩니다. 그런데 -2는 설계자가 해석하는 것이고 FPGA위에서는 bit 그대로 1110이 나올 것인데 1110 < 0 이 성립이 되지 않을 것 같다?라는 궁금증이 생겼습니다.(만약 1110그대로 해석하여 1110 < 0이 성립이 되지 않는다면 c = a - b으로 미리 assign을 해두고 c의 bit수를 5bit로 하여 msb가 변하는 조건으로 조건문을 완성시키면 되는 것일까요?)
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
PS영역에서 BRAM 영역에 DPRAM 구현시 접근 방법 문의
안녕하십니까?저는 지금 Zynq7000 계열에 PS 영역에 PetaLinux를 올리려고 합니다.그리고 BRAM영역에 DPRAM을 구현하고, 이를 PetaLinux에서 접근하게 하고 싶은데요.어떻게 해야 하는지 궁금합니다.전체적인 감이 없다보니, 어떻게 시도해야 하는지 모르겠네요.대략적인 접근 방법 및 자료 소개를 부탁 드리고자 합니다.
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
vivado workshop - LUT 질문 있습니다
https://www.xilinx.com/support/university/vivado/vivado-workshops.html맛비님이 추가로 공부할만한 사이트로 위의 vivado workshop - FPGA design flow using vivado - lab1과정을 진행하던 중에 궁금증이 생겼습니다.간단한 LED와 BUTTON을 설정하는 lab입니다. code 위와 같은 lab1.v code를 사용하였습니다. 4개의 연산이 필요하여 4개의 lut가 생성될거라 생각했습니다.project summaryproject summary 에서 lut = 3개가 나왔습니다.schematicschematic을 보면 assign led[1] = btn[1] & ~btn[2]; assign led[3] = btn[2] & btn[3];위 두 문장을 하나의 lut가 처리하는 것 같습니다.제 생각엔 2개의 lut가 필요한데 1개로 처리하는 이유가 무엇인가요?현업에선 위처럼 skillful하게 lut를 줄이는 일이 빈번하고 잘 알고있어야 하는 사항인가요?여름이 슬슬 다 지나가는 것 같습니다. 좋은 하루 되세요 맛비님.
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
design house 질문입니다
먼저, 강의 내용과 상관 없는 질문을 하게된 점 정말 죄송합니다. 맛비님에게 밖에 물어볼 기회가 없어서 정말 짧게 말해주시거나 무시해주셔도 됩니다. FPGA 관련 취업 공고를 보면, 팹리스 뿐만 아니라 디자인 하우스 공고도 많이 보입니다. 팹리스의 경우, 학사 신입을 바로 rtl 설계자로 채용하는 회사가 잘 없는 것 같습니다. 디자인 하우스 경우 채용 공고는 많이 보이는데, synthesis & DFT 업무를 주로 한다고 합니다. 무엇이 더 나은가가 아닌, rtl설계 배워왔고 희망하기에, 디자인 하우스로의 지원이 망설여집니다. 디자인 하우스는 디자인 하우스로 밖에 이직이 안된다는 소문이 있습니다.. 팹리스와 디자인 하우스에서 하는 업무가 크게 다른것 인지, 디자인 하우스에서도 rtl설계가 가능한지 알고 계신다면(?) 말씀해주시면 감사하겠습니다. (아직 사회에 나가보지 못한 초짜라 수준 낮은 질문 양해 부탁드립니다)
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
22강에서, run_i signal 에 대해 질문 있습니다.
22강에서 fully_connected_core 를 보면 valid_i 신호와 run_i signal 을 받아서 사용하고 있습니다. 맛비님께서 강의에서 설명하신 바에 따르면 run_i signal 은 이 신호가 1 로 들어오면 r_result 를 0 으로 초기화해주는 동작을 한다고 설명하셨는데 생각해보면 reset 에 의해 r_result 는 어차피 0 으로 초기화 되어있을 것이기 때문에 run_i signal 은 필요가 없는것이 아닌가요?
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
DDR, FIXED I/O 질문드립니다.
안녕하세요 맛비님!! 1. 다음 사진처럼, DDR, FIXED I/O, LED가 칩 외부의 보드 핀과 연결되는 것으로 알고 있는데, LED는 출력부분이니까 이해했습니다. 그런데 DDR은 Double Data Rate로, 클럭의 양쪽 엣지를 동기화하여 입력값을 받는다고 알고 있는데 쓰이는 이유가 궁금합니다. 그리고 FIXED I/O는 인터넷에서 찾아보니, Standard I/O 와 연관이 되어있고, Standard I/O 는 LVDS, LVCMOS 등등의 표준 규격으로 알고 있지만, FIXED I/O의 정확한 개념을 잘 모르겠습니다. (고정된 input output인가요?) 2. Vitis를 사용하지 않고, Vivado에서 바로 open hardware 후 program device를 하지 않는 이유가 궁금합니다! 3. create clock으로 주기를 만들어줄 수 있는것으로 알고있는데, xdc파일 클럭 관련 문법을 안쓰고 zynq ip로 clock부분 활성화 시키는지 궁금합니다! - 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Probe by ILA Instantiation
안녕하세요. 지난 질문의 연장선상에서 질문을 드립니다. 요약하면, 말씀주신 답변대로 ILA Instantation을 시도중입니다. https://www.inflearn.com/questions/602972 Instantation 시키기 위하여, 두가지 방법을 시도해보았습니다. - [1]&[2] 그리고 두번째 방법에 대해서는 두가지 옵션을 달리하여 시도해보았습니다. [2]&[3] 하지만 그럼에도 불구하고 probe0(=mem0_addr)에 대한 waveform 조회에 실패해서 (이것이 궁극적인 목적인데, 일주일 가까운 시간동안 여러가지를 시도중인데 해결이 되지 않네요) 이러한 debugging (verification?) 상황에서 제가 무엇을 놓친것인지 (또는 어떤 개념을 알아야 하는지) 찾을 수 없어 여쭙습니다. (해당 debugging은 ila를 응용하는 여러 상황에서 반복적으로 쓰일 것 같아 꼭 해결하고 넘어가고 싶습니다. 향후 배운것을 응용해서 계속해서 프로젝트를 진행해나가기 위해서, debugging&verification infra는 꼭 필요하다고 생각했습니다.) 감사합니다. 아래에는 다음과 같이 프로젝트를 진행한 상황을 작성해두었습니다. [1] 공식문서를 참고 [2] instantation 시키고 확인시도 [3] 동일한 방법을 하되, advanced trigger 옵션을 조절하여 확인재시도. --- [1] Using the netlist insertion method to debug a design 이 방법을 공식문서에서 찾아서, 튜토리얼을 직접 해보고 있었으나 vivado 2021.1과 2022.1과의 충돌문제 해결에 windows pro 버전이 요구되어 home 버전인 저는 잠시 홀딩했습니다. [2] 그래서 찾은 다음 방법은, ipcore를 이용해서 ip제작전에 코드상에서 추가해주는 것입니다. (1) (좌측 바에서 'Lauguage Templates' 하단에 있는) 'Ip Catalog'에서 ILA를 호출했습니다. [보고싶은 신호는 하나이므로 probe0만 사용, 보고싶은 신호가 32bits이므로 초소 1024bits사용.] (2) Top 모듈인 lab13_matbi.v 파일에서 Instantation & Wiring (+ IPCore가 Hierachy에 맞게 위치하게 변경된 것 또한 확인.) [3] 그리고 나서 IP -> SW -> HW의 프로세스를 밟았습니다. Triggering을 통한 확인 단계까지 정상적으로 진행한 뒤, Trigger를 조회하는 화면에서 'probe0'가 검색될 수 있길 기대했는데, 검색되지 않았습니다. 우선 여기까지 하나의 파이프라인이며 한가지를 추가적으로 수정한뒤 실험을 다시한번 진행해보았습니다. (ILA 단계에서의 검증이라, 프로젝트를 몇개를 만들었는지 모를정도로 많이 해봤네요ㅠㅠ) [3] IPCore에서 ILA.xci를 가져오는 과정에서, Customize IP > Capture Control - OFF (유지, 캡쳐와 다름) & Advaced Trigger - ON (변경) 을 해주었습니다. 과정을 되짚어보다가, ILA Triggering을 활용하기 위해서 ON 해주어야 하는 옵션이 아닐까 추측했습니다. 하지만 그렇게 했음에도 불구하고 결과는 probe0는 여전히 조회되지 못하고 오히려 기존에 동작하던 ILA Trigger 시스템이 동작하지 않고 붕괴되는 상황이 발생했습니다. (동작하지 않고 붕괴됨 = 원래는 한번 클릭하면 status가 50%가 된 상태로, vitis terminal에서 요구되는 input받을때까지 대기했다가 진행되는 것, 그것이 동작하지 않음.) 이상으로 상황설명을 마칩니다. (참고적으로 RTL Schematic 상에서 ILA debuggiing module은 정상적으로 생성&연결 되었음은 확인하였습니다.)
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
FPGA 9장 - AXI4_lite 테스트 관련 질문 있습니다.
FPGA 9장 - AXI4_lite를 이용한 LED 점등 단원 입니다. 충분한 검증을 거친 후 보드에 올려보기 위해 위의 전체 시스템을 테스트 해보기 위한 테스트 벤치 파일을 만들어 보고자 했습니다. 그러나, 위와 같이 AXI4_lite와 관련된 모든 input을 생성해주긴 어렵다고 판단하였습니다. 다른 단원의 강의를 찾아 보던중, FPGA 12장에서 VIP를 사용하여 '나만의 ip에 대한' AXI4_lite를 테스트 하는 방법을 보았습니다. 1. VIP를 이용하여 제가 만든 lab9_matbi의 ip를 테스트 하는 방법이 맞는 방법인가요? 맞다는 가정하에 프로젝트를 진행 해보았습니다. 1. VIP 만들고 edit ip packager 2. 파일들 추가한 후 schematic 확인 3. 업데이트 후 re-package 4. 원래 프로젝트로 돌아와서 upgrade ip 5. 생성된 block diagram 확인 ( sw, led의 연결선은 제가 추가하였습니다 ) 이후, 생성된 tb.sv 파일에서 스위치(sw)입력, AXI4_lite를 이용하여 reg1,2,3,4에 write 해줄 값을 system verilog로 적어줘야 하는것 같아서 여기까지만 진행 하였습니다. 2. 제가 진행한 방법이 맞는지, 이후 sv 파일을 수정하면 되는것인지 궁금합니다. 혹시 아니라면, 단순하게 3. AXI4_lite를 제외하고, 위의 lab9_matbi 모듈에 대한 테스트 벤치만 만들어서 확인하는게 일반적인지 궁금합니다. 크게 아는건 없는데 너무 긴 질문을 드려서 죄송합니다. 정말 더워지는 날씨지만 몸 건강히 잘 지내시길 바랍니다 맛비님!
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
전체적인 디버깅 과정에 대해 질문 드립니다.
simulation -> synthesis -> implement -> bitstream -> vitis 위 모든 과정을 거쳐야 비로소 board의 상태를 확인하고, 저의 코드가 맞았는지 확인할 수 있는데, 과정이 너무 긴것 같습니다. 최소 10분 이상은 걸리는 것 같아요. 또, 1. 시뮬레이션이 잘 나와도 board에서 결과가 잘 안나오는 경우도 많은 것 같습니다 ( 그냥 단순히 제 잘못 일까요? ) 제가 맛비님처럼 엄청난 고수였다면, verilog 코드를 보고 오류를 한번에 찾아내서 다시 시뮬레이션 돌려도 시간 낭비가 별로 없겠지만, 제 수준에서는 이게 틀렸나? 저게 틀렸나? 하나 하나씩 코드를 고쳐가며 조금씩 진행하다보니, 다시 시뮬레이션을 돌리는 시간이 너무 오래걸립니다. 2. 이러한 상황에서 주실 수 있는 팁 혹은 맛비님의 검증 방법이 궁금합니다. 참고로 저는 위 사진처럼 vivado tool 내의 디버깅을 사용하는 중입니다. 3. 일반적으로 vivado tool 디버깅을 사용 하시나요? 오늘도 내일도 좋은 하루 되세요 맛비님.
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
FPGA21장 - fully connected layer 설계 - 코드 리뷰 편에서 질문 있습니다
https://www.inflearn.com/questions/330774 FPGA21장에서, FC layer에 대한 의문이 있어서 질문을 찾아본 결과, 위 링크의 질문자와 비슷한 질문이 생겼습니다. 위의 test.c 코드대로라면, 입력 노드는 4096 x 4 = 16384개가 된다고 생각하였습니다. 그러면 input = 16384, weight = 16384, output = 4개에 대하여 drop out 기법? 을 사용한 듯한 형태가 되는데, 이것을 의도하신 건지 여쭤보고 싶습니다. 아니라면, 위 링크의 질문에 답변 해주신 것처럼 node 0~4 의 값이 모두 동일해야 한다는 생각이 듭니다. 또, 오해의 소지가 있다고도 답변해주셨는데, 읽어봐도 어떠한 오해가 생긴건지 잘 이해가 안됩니다. 어떠한 오해가 있었던 것인지 간단하게라도 말씀해주시면 정말 감사하겠습니다. 이틀 뒤면 주말이네요! 오늘도 좋은 하루 되세요 맛비님.
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
HDL Wrapper 과정에서 error 문의
안녕하세요 강의 잘 보고있습니다 ㅎㅎ 다름이 아니라 wrapper 진행 시 에러가 떠서 문의드립니다. 요약하면 아래와 같습니다.저는 2021.2 버전을 사용합니다. 1. 어제는 HDL wrapper, bit stream, export hardware 까지 아무런 에러없이 진행완료2. 오늘 vitis 를 사용하는 과정에서 .c 파일을 build 하고 완료 후 src 하위 폴더에서 myip 폴더가 존재x3. 따라서 모든 프로젝트를 삭제하고 ip 생성하는 첫단계부터 다시 시도4. 그런데 오늘은 계속해서 HDL wrapper 생성에서 아래와 같은 오류발생합니다. 구글링을 통해서 해결하려 하였으나 appdata / Xilinx / vivado 에서 어떤 파일을 삭제하라 등등의 방법들을 다 해보아도 해결이 되지 않아서 혹시 도움을 받을 수 있을지 하여 말씀드립니다. 아래 TCL 콘솔에서 나오는 에러메세지에서 2개의 경로는 모두 존재하고 파일도 존재합니다.
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
FPGA16장 BRAM Data Mover 실습에서 질문 있습니다
FPGA16장 BRAM Data Mover 실습을 마치고 나서 질문입니다. 실습 과정은 ILA가 포함되지 않고, vitis 환경에서 확인을 하고 마쳤습니다. 이후 맛비님이 ILA 확인 또한 추천해주셔서 기존 Block design에 ILA를 추가하는 과정을 진행하였습니다. generate bitstream 과정까지 문제 없이 진행하고, auto connect 한 후에, ILA가 확인되지 않는 상황입니다. 제 예상에는 ILA를 추가 하고나서, design wrapper를 새롭게 씌우는 것이 아닌, 기존의 것을 사용해서 그런게 아닐까 싶습니다. (그런데 이미 design이 존재해서 그런지 새롭게 design wrapper를 씌우는게 활성화 되지 않아서 수정하진 못했습니다) 프로젝트를 처음부터 다시 만들면 해결은 되겠지만, 어떠한 과정이 잘못되었는지 알고 싶습니다. 맛비님, 더운 여름 건강하게 잘 보내시길 바랍니다~