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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
22강 FC에서 BRAM을 추가해보려 하였습니다.
안녕하세요. 22장 수강 후, HW 가속기를 직접 설계 해보는 너무나 좋은 경험을 하였습니다.1) 첫번째 질문강의를 직접 수강 후, 보통의 DNN에서는 Wieght만 있는 것이 아닌 Bias또한 존재하기 때문에 기존에 사용하던 BRAM을 2개에서 3개로 (Bias 값을 담는 BRAM 추가) 하여 다시 설계해보았습니다. https://sturdy-nebula-796.notion.site/AI-H-W-Spec-2ffdd93b8dec4e9d92660514d7b63df4?pvs=25( 연산 FC Core에 Relu 와 Bias를 추가하였습니다.)그 후 Vivado에서 합성한 결과 아래 사진 처럼 BRAM이 합성되지 않은것을 확인하였습니다.코드를 여러번 보면서 어디서 문제가 된건지 확인했지만, 찾을 수 없었습니다.맛비님께서 바쁘시니 감으로라도 이런 부분에서 문제가 있을것 같다 하시면 제가 찾아서 한번 수정을 여러번 진행해보겠습니다.. ㅜㅜ 2) 두번째 질문보통 DNN의 FC Layer의 hidden Layer과 Output Node의 갯수는 256~512개 정도로 설정하여 학습하는것으로 알고있습니다. (CNN이 아님)강의에서는 Output Node를 4개로 설정하였고, 그에 4개의 Output Register를 설정하였습니다.만약, 그렇다면 Output Node나 Hidden layer Node를 n ( n>200) 이라고 한다면, Output 값을 받아줄 Register 갯수와 연산할 Core의 갯수도 n개로 맞춰줘야 하는지 궁금합니다.. (무언가 다른 방법이 있는지도 궁금합니다.) 좋은 강의해주셔서 정말 감사합니다. 맛비님
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register 접근 및 제어 질문
안녕하세요 맛비님. 아래와 같이 코딩을 할 경우 차이가 무엇인가요? 자료를 찾아보니 다르게 작성하는 경우가 있는데 어떻게 다르며, 활용할 수 있는지 궁금합니다.assign leds = slv_reg0 [3:0]; assign sw[3:0] = slv_reg1;위의 코드에서 스위치 4개가 slv_reg1의 0x43C00004;라는 주소에 할당이 되었다고 가정하겠습니다. 그렇다면 4개의 스위치의 주소를 각각 어떻게 접근하고 제어를 할 수 있나요? ON/OFF 상태에 따라 print하고자 합니다. 각각의 스위치 별 주소를 알고 싶습니다. ON/OFF 된 상태를 아래와 같이 제어를 할 수 있는것인가요?char *out0 = (char *) 0x43C00000; *out = 0xFF; // ON *out = 0x00; // OFF
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이 가속기가 GEMM 의 일종인가요?
안녕하세요.인공지능을 공부하는 중에 GEMM (GEneral Matrix Multiplication) 이라는 단어를 많이 접하게 됩니다.이번 강의에서 다룬 Fully Connected Layer 코어가 GEMM 의 일종이라고 볼 수 있을까요?그리고 Deep Neural Network 을 구현할 때, 수업에서 배운 core 를 여러 번 돌려서 구현이 가능한 것인가요? 그런 경우엔 각 core 에서 나온 출력을 별도의 메모리에 저장을 해두고 사용을 해야하는 것일까요? 감사합니다! =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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HW 계산 결과가 영상과 많이 차이나는 이유
안녕하세요. 제공해주시는 영상 항상 잘보고 있는 학생입니다. 다름이 아니라 곱셈 core설계 실습편에서 의문점이 들어 질문드립니다. 사진처럼 저는 HW계산 결과가 41.61us 동안 수행하였습니다. 하지만 맛비님의 경우는 0.95us가 동안 수행하였고 cycle역시 저보다 매우 적은 수준만 수행하였습니다. 차이가 조금이 나는게 아니라 50배정도 차이가 나서 질문드립니다. 차이가 나는 이유가 무엇을까요?혹시 이전 수업에서 적용했던 흔적 때문일까요?참고로 프로그램을 모두 끊고 FPGA전원을 종료한 후에 포트를 뽑고 있습니다.
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Read latency에 대한 질문 드립니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================맛비님. 안녕하세요. 강의 잘 보고 있습니다.Read latency에 대한 질문이 있어 글 남깁니다.커뮤니티에서 latency와 관련된 질문에 대한 답을 보아도 이해가 안되는 부분이 있습니다.문서를 보면 AXI4 BRAM Controller IP는 Read Command 최적화로 Read latency를 줄인 것으로 보입니다.이러한 이유인지 강의에서 1 cycle 미만이라고 하셨고 그림에서도 1 cycle 미만으로 보입니다만 Read latency에 대한 글을 보면 무조건 1 cycle 미만이라는 보장도 없는 것 같습니다.문서만 보고 드는 생각은 상황에 따라 BRAM의 Read Latency가 변한다는 것(온도?)인데, 이러한 상황이 있을 수가 있나요?
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axi4-lite 질문
안녕하세요 맛비님. AXI4_Lite 관련 질문을 드리게 되었습니다.1. 스위치나 버튼의 상태를 알려주는 reg의 값과 주소를 알 수 있는 방법이 있나요? 5장과 8장을 통합한 프로젝트를 만들려고 합니다. 각 스위치의 ON/OFF 상태를 UART로 상태를 print하는 것을 하려고 합니다.xilinx에서 제공하는 IP의 datasheet는 아래 페이지에서 원하는 IP를 검색하여 하는 것이 맞나요?https://www.xilinx.com/support.html#documentation
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IP 생성시 어드레스가 다릅니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요. 맛비님. 항상 강의 잘 보고 있습니다. 실습을 따라하던 과정 중 어드레스 맵 부분이 달라서 확인해보니 ip를 생성할 때 Base Address와 Size가 다릅니다.그런데 문제는 Base Address를 강제로 수정하고 IP Package를 다시 만들어서 Auto connection을 하면 다음과 같은 에러가 나옵니다.무엇이 문제인지 모르겠습니다. 버전은 2022.2를 사용하고 있습니다.
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vitis install/update 버튼 없음
vitis 설치이후 z7-20보드를 추가 하기 위해 install/update 버튼을 눌러야합니다. 하지만 아래 사진처럼 버튼이 없네요... 무엇이 문제일까요?
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MPSoC를 이용한 8장 AXI4-Lite 실습편 문의
안녕하세요~[FPGA 8장] HW IP 를 제어하기 위한 AXI4-Lite Interface 이해하기 - 실습편을ZYNQ UltraScale+ MPSoC 가 내장되어 있는 ZCU102 보드를 이용하여 따라하고 있는데ZYNQ7 시리즈와 IP가 상이 하여 다음과 같이 문의 드립니다. MPSoC의 경우 ZYNQ IP 를 보면 ZYNQ7처럼 DDR과 FIXED_IO가 없습니다.MPSoC는 DDR과 FIXED_IO를 어떻게 처리해야 하나요?Run Block Automation을 할 경우 다음과 같이 AXI 인터페이스가 1개 더 생겨납니다.M_AXI_HPM0_FPD, M_AXI_HPM1_FPDmaxihpm0_fpd_aclk, maxihpm1_fpd_aclk둘 다 AXI4 IP에 연결하면 되는 건가요?보드 파일을 가지고 Create HDL Wrapper를 이용하여 Wrapper 파일을 만들었는데Wrappe 베릴로그 소스코드를 보면 동영상과 달리 아무 내용이 없습니다. 상관없는 건가요?위와 같은 이유로 비트스트림 및 XSA 파일이 제대로 생성 되지 않습니다.MPSoC를 이용하여 AXI4 강의를 따라할 수 있는 방법이 있을까요?
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AXI4-Lite vs APB
안녕하세요. 맛비님. AMBA 인터페이스에 대해서 Overview 느낌으로 이것 저것 찾아보고 있는데요. 궁금증이 있어 질문드립니다. AXI4-Lite와 APB 인터페이스가 Peripheral Register를제어하는 용도로 보통 사용되는 것으로 알고 있는데요. 둘 중에 선택권이 주어진다면, 어떤 점을 보고 선택해야 할까요? 장단점이 궁금합니다. SoC를 구성할 때 AHB - Bridge - APB로 시스템을 구성하는 블록도는 많이 볼 수 있는데, AXI와 다른 인터페이스를 혼용하거나 하는 경우는 본 적이 없어서요. 혹시 버스 아키텍쳐를 설계하는 관점에서 참고할만한 자료가 있을까요? AHB vs AXI4는 찾아보면 자료가 꽤 나오는 것 같은데, APB와 AXI4-Lite를 비교하는 자료는 별로 없네요.ㅠㅠ 감사합니다.
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xdc 파일 clock signal 질문
안녕하세요. 맛비님. 강의를 수강을 다 한 후 공부하면서 생긴 궁금증입니다. IP를 생성하여 ZYNQ를 불러와 clock을 100MHz로 설정하시는 것으로 이해하고 넘어갔는데, XDC파일에 있는 clock signal은 각각 무슨 역할을 하는 것인가요?
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시즌1 메모리컨트롤러 설계
안녕하세요. 맛비님. 시즌1에서 간단한 메모리 컨트롤러를 설계를 해보았는데 이 메모리 컨트롤러 설계가 메모리반도체에서 쓰이는 그 메모리컨트롤러 설계와 유사한 거라고 보면 될까요?? 감사합니다.
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vitis 질문
안녕하세요. vitis를 사용하는 데에 있어서 C언어를 사용하였는데, C#도 적용할 수 있나요? 가능하다면 C#을 바로 적용할 수 있는 것인가요?
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보드 사용법 질문
안녕하세요 맛비님 강의 잘 보고 있습니다. 수강중 보드 관련 질문이 있어 질문드립니다.강의에서 보통 AXI4 lite interface로 PS와 PL을 연결해서 제어 및 동작 검증을 했는데, interface를 사용하지 않고 PS와 PL만 사용해서 회로를 구현해도 되나요? (동작 검증용으로) 또, 보드의 PS를 사용하지 않고 PL영역만 사용해서 회로 구현이 가능한가요?timing스펙을 맞추는게 중요하다고 하시고 critical path에 FF를 넣어서 slack을 줄이는 내용이 있었는데, slack이외에 비바도에서 확인 가능한 timing 분석 기능이 있나요?비바도에 timing simulation기능이 있는데 구글링을 해보니 툴 시뮬레이터가 이상해서 post implementation simulation은 결과에서 에러가 많이 난다?? 이런 말을 하는 사람들이 꽤 많아서 질문드립니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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xilinx workshop 질문 가능할까요?
안녕하세요. 맛비님의 추천으로 xilinx workshop을 진행하고 있습니다. workshop을 진행하면서 겪었던 문제인데 해결을 하고자 하였는데 방법을 찾지 못하여 질문하게 되었습니다. 질문이 강의 내용이 아니기 때문에 염치를 불구하고 여쭙게 되었습니다. 그렇기에 강의 외의 질문이므로 해결해주시지 않으셔도 됩니다. 공부하면서 답답함에 질문을 드립니다. 나름 xdc파일에서 btn을 추가하였지만 되지 않았습니다. [Place 30-58] IO placement is infeasible. Number of unplaced IO Ports (1) is greater than number of available sites (0).The following are banks with available pins: IO Group: 0 with : SioStd: LVCMOS18 VCCO = 1.8 Termination: 0 TermDir: BiDi RangeId: 1 Drv: 12 has only 0 sites available on device, but needs 1 sites. Term: btn_tri_io[0] implementation을 하는 과정에서 위와 같은 Error가 발생하였습니다. workshop 과정은 advanced Embedded system에서 lab2과정이였습니다.
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vivado project, vitis serial terminal 질문
첫번째 사진과 같이 project를 생성하면서 자주 zybo가 없는 것 처럼 보이지 않는 경우가 발생합니다. 아무리 Refresh를 해도 동일하게 발생합니다. 두번째 사진에서 보이는 것 처럼 다른 project에서는 잘 인식이 되어 xc7z010clg400-1이라고 써있는데 이를 세번째 사진에서 검색하여 사용해도 무방한 것인가요? vitis에서 build project를 한 후에 마음이 급하여 sw를 launch하고 난 후에 vitis serial terminal에 연결하여 실행하는 데 이러면 마치 terminal에서 동작을 하지 않는 것처럼 보입니다. uart를 연결을 끊고 launch를 하여도 동일합니다. 반드시 uart를 연결한 후 launch를 해야 하나요? 순서가 있는지 궁금합니다. 3. 알려주신 영상에서 동일하게 순서를 맞춰 따라가더라도 terminal에서 동작하지 않는 것처럼 uart가 연결만 되었다는 메세지만 나올 뿐 그 외에는 나타나지 않는 경우들도 있었습니다. 여러 번 프로그램을 껐다 켰다를 반복해서 겨우 될 때가 여러 번 있었습니다.
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lab9 xparameters.h 에러
안녕하세요. 현재 lab9를 진행하고 있습니다. 근데 lab8과 동일한 오류가 발생하여 문의를 드리게 되었습니다. 발생한 에러는 xparameters.h에서 에러가 발생하였다고 합니다. lab8에서 알려주신 방법으로 하여도 동일하게 발생합니다. 해결을 하지 못하여 일단 영상으로 보는 것이라도 진도를 진행하고 있습니다. 버전은 2021.1을 사용하고 있습니다.
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설치 버전 관련 문의
안녕하세요 맛비님,설치 관련해서 궁금한게 있습니다. 현재 회사에서 vivado 2019 버전을 사용하여서 2019 버전으로 강의를 수강 시 문제가 될까요? 또한 이미 vivado 2019가 설치되어 있는 피씨라서, vivado를 따로 설치하려고 하는데 vitis와 vivado의 버전을 맞춰서 설치해야 할지도 궁금합니다. 감사합니다.
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18장 tb실행후 gvim을 통해서 rtl_v_result.txt를 열었는데 값이 x x로 나와요.. 왜 이렇게 나올까요?
코드도 계속 찾아보고 반복해서 실행해도 21장은 값이 잘 나오는데 18장 값이 x x로 나와서 질문 드립니다!
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vivado 2023.2.2 schematic 오류
안녕하세요, 맛비님!vivado schemetic을 실행하는 과정에서 오류가 생겨 오래 잡고있다 해결이 안되서 질문 남깁니다.vivado를 이용해서 zybo-z7-20 led점등하는 코드를 입력하고 Schematic을 누르니 로딩이 되다가 vivado창이 닫혀버립니다.windows 11에서 vivado 버전은 2023.2.2를 사용중이고 관리자 권한으로도 실행해본 상태입니다. 사용하는 pc 스펙은 아래와 같습니다.감사합니다.