385,000원
월 77,000원
5개월 할부 시
중급자를 위해 준비한
[반도체, 임베디드 · IoT] 강의입니다.
설계독학과 함께 Verilog HDL을 이용하여 SoC Bus의 기본이 되는 AMBA AXI4 설계와 VIP 검증 경험을 쌓아봅시다!
✍️
이런 걸
배워요!
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반도체 설계 엔지니어를 위한 실전 AMBA AXI 설계 경험
AXI4-Lite, AXI4-Stream, AXI4의 이론 및 실습
전체 시스템을 이해할 수 있는 인사이트
비메모리 설계 엔지니어가 알려주는
실전 Verilog HDL: AMBA AXI4 완전 정복!
비메모리 설계의 프로라면
반드시 알아야 할 AMBA
안녕하세요! 설계독학의 맛비입니다.
시즌 1에서 이어지는 이 강의에서는 설계/검증/시스템 아키텍터가 필수로 알아야 하는 AMBA(Advanced Microcontroller Bus Architecture)를 다룹니다.
✅
제가 현업에서 AMBA 관련 설계를 하면서 직접 경험한 노하우를 담았습니다.
✅
수강생 여러분들께 전해드릴 실습 코드만 1만 라인이 넘습니다.
✅
그 어떤 누구도 흉내낼 수 없는 설계독학만의 강의 퀄리티를 약속드립니다.
초보자 강의가 아닙니다!
비메모리 설계 경력 4~8년차 지식 수준을 목표로 하는 강의입니다.
이런 분들이 수강하시기를 적극 추천드립니다.
- 1️⃣ 설계에 흥미가 있고, 잘하고 싶다는 의지가 있으신 분 (가장 중요)
- 2️⃣ 반도체 분야 석, 박사 재학생
- 3️⃣ AMBA에 대해 경험하고 싶은 설계 현업자
비메모리 설계 전문가를 꿈꾼다면? 설계독학맛비 로드맵
이미지를 클릭하면 상세 로드맵으로 이동합니다.
수강한다면, 비메모리 설계의
제대로 된 실력을 갖추게 됩니다.
- 비메모리 설계 엔지니어가 갖춰야 하는 기본 지식과 설계의 자신감을 얻을 수 있습니다.
- 찐 실무에서 필요로하는 필수 지식을 배울 수 있습니다.
- 마스터하신다면 4~8년차 엔지니어 이상의 설계 지식을 갖출 수 있습니다.
- 여러분들만의 HW IP를 설계하고 검증할 수 있습니다.
- 앞으로 이어질 설계독학맛비의 다양한 프로젝트 강의에서 이 지식을 적극 활용합니다.
설계독학의 강의가 차별화된 이유 📌
어설프게 배우지 마세요!
현업자의 노하우를 그대로 전합니다.
저는 설계를 하는 현업자입니다. 모든 내용을 직접 설계해본 다음 강의를 만들었습니다. 아는 척하는 어설픈 지식만 다루는 강의와는 다릅니다.
어설프게 배우지 마세요. 진짜 설계 엔지니어링 실무에 필요한 지식을 확실하게 전해드립니다.
여러분의 1분 1초가 소중하니까,
모든 수업을 설계독학이 직접 편집합니다.
동영상 러닝 타임이 다른 강의에 비해 짧게 느껴지시나요? 툴 러닝타임, 설명 도중 쉬는 시간, 어설픈 농담 등 쓸데없는 시간은 강의에 담지 않습니다.
제가 제공하는 이론과 실습 코드 전체를 익히는 데 타 강의에 비해 훨씬 알찬 호흡으로 학습할 수 있습니다.
공부할 모든 내용을
충분히 실습할 수 있도록.
현직자가 직접 설계한 고퀄리티 Verilog HDL 실습 코드
- AXI4-Lite / AXI4-Stream / AXI4-Standard
- 맛비가 직접 만든 이론 및 실습을 전부 다룹니다.
- FPGA 합성 가능합니다.
현업에서만 사용할 수 있는 AXI VIP 환경
- 강력한 AXI VIP 환경을 직접 경험해보세요.
- 검증된 무료 시뮬레이션 툴 Vivado Xsim을 사용합니다.
- FPGA에 올려 동작까지 확인했습니다.
- 사용했던 프로젝트 파일도 제공합니다.
한국에서 비메모리 설계 엔지니어가 된다면 💪
한국은 메모리 반도체 강국입니다. 비메모리 반도체 강국이 아닙니다. 때문에 정부와 기업이 많은 투자를 하고, 설계 회사도 여럿 있습니다. 취업 사이트에서 "Verilog HDL" 키워드를 검색해보세요. 전세계 많은 회사들이 반도체 설계 엔지니어를 찾고 있습니다. 가고 싶은 회사가 있으신가요? 그 회사의 연봉을 검색해보세요.
비메모리 설계 관련 회사들은 국내 기업 평균 연봉 상위 1%에 해당합니다. 받는 만큼 공부해야 하는 직업이고 쉬운 길이 아니지만, 그만큼 탄탄한 전망이 기다리는 일입니다.
현업에서 만나요 🖐
여기까지 읽어주셔서 진심으로 감사합니다.
여러분들은 훌륭한 설계 엔지니어가 되실 거라 확신합니다.
선택은 여러분들의 몫입니다.
여러분들을 현업에서 만나뵙기를 기대합니다.
감사합니다. 맛비 드림.
연관 강의가 궁금하다면?
🎁 학생, 취준생 분들께 할인 쿠폰을 드립니다! 🥰
아직 수입이 없는 분들의 부담을 조금이나마 덜어드리기 위해 마련했어요.
더 많은 분들에게 혜택이 돌아갈 수 있도록 양해 부탁드립니다. (신청 링크)
이런 분들께 추천드려요!
🎓
학습 대상은
누구일까요?
학습 대상은
누구일까요?
맛비 Verilog HDL Season 1을 수료하신 분
현업 1~2년차 이상 수준 지식을 갖추신 분
HW 설계 현업자, 혹은 석박사급 지식을 소유하신 분
📚
선수 지식,
필요할까요?
선수 지식,
필요할까요?
C 언어
Verilog HDL
설계에 대한 관심과 노력
안녕하세요
설계독학맛비 입니다.
설계독학맛비 입니다.
안녕하세요. 설계독학의 맛비입니다.
현) Global Top10 Fabless 기업에서 HW IP 설계하고 있습니다.
반도체 설계관련 이야기들을 주제로 영상과 글을 쓰고 있습니다.
설계독학 유튜브, 설계독학 블로그, 맛비 블로그 (네이버)
커리큘럼
총 30 개
˙ 12시간 39분의 수업
이 강의는 영상, 수업 노트, 첨부 파일이 제공됩니다. 미리보기를 통해 콘텐츠를 확인해보세요.
섹션 0. 설계독학맛비's Verilog HDL Season2 를 시작하기 전에
2 강
∙ 5분
안녕하세요. 설계독학의 맛비입니다.
미리보기
04:37
제공하는 실습파일 및 실행 환경에 대해 알아보아요. (수강자분들에게만 공유드려요~)
01:11
섹션 1. Data 전송의 기본이되는 Valid / Ready Handshake 설계 정복하기
4 강
∙ 1시간 4분
[HDL 21장] 모듈간의 정확한 Data 전달을 위한 Valid / Ready Handshake I/F - 이론편
미리보기
11:38
[HDL 22장] 모듈간의 정확한 Data 전달을 위한 Valid / Ready Handshake I/F - 실습편
28:37
[HDL 23장] Handshake I/F 의 timing closure 를 위한 skid buffer - 이론편
09:14
[HDL 24장] Handshake I/F 의 timing closure 를 위한 skid buffer - 실습편
14:33
섹션 2. 원활한 Data 전송을 위한 필수 Buffer, FIFO 설계 정복하기
3 강
∙ 48분
[HDL 25장] Data의 원활한 흐름을 위한 Synchronous FIFO - 이론편
13:56
[HDL 26장] Data의 원활한 흐름을 위한 Synchronous FIFO - 실습편
20:53
[HDL 27장] Timing Closure에 강인한 Sync FIFO 설계 실습편 (Skid buffer + FIFO)
13:29
섹션 3. AXI4 Interface 를 설계하기 위한 이론 및 검증환경 숙지하기
3 강
∙ 1시간 6분
[HDL 28장] AXI4 Interface - 이론편 Basic (AMBA Overview)
15:01
[HDL 29장] AXI4 Interface 검증환경 (우리의 목표는?!) - 리뷰편 1
15:20
[HDL 30장] AXI4 Interface 검증환경 (환경 설명 및, 설계진행방식) - 리뷰편 2
35:50
섹션 4. AXI4-Lite 설계 정복하기
3 강
∙ 1시간 23분
[HDL 31장] AXI4-Lite I/F - 이론편 (원하는 IP 의 상태 및 제어를 해보자!)
19:39
[HDL 32장-1부] AXI4-Lite I/F - 실습편 (어떻게 설계하지?!)
17:39
[HDL 32장-2부] AXI4-Lite I/F - 실습편 (코드리뷰)
45:51
섹션 5. AXI4-Stream 설계 정복하기
3 강
∙ 1시간 31분
[HDL 33장] AXI4-Stream I/F - 이론편
21:44
[HDL 34장] AXI4-Stream I/F - 실습편 1 (AXI4-Stream I/F 를 검증하기 위한 검증환경 소개)
39:14
[HDL 35장] AXI4-Stream I/F - 실습편 2 (AXI4-Stream Video 를 통해서 그라데이션 효과를 만드는 IP 를 설계하기)
30:55
섹션 6. AXI4 설계 정복하기 (feat. 설계엔지니어라면 꼭 알고 있어야하는 내용들!!)
3 강
∙ 1시간 52분
[HDL 36장] AXI4 Interface - 이론편 Advance - 1부
37:33
[HDL 36장] AXI4 Interface - 이론편 Advance - 2부
41:29
[HDL 36장] AXI4 Interface - 이론편 Advance - 3부
33:24
섹션 7. Mem copy IP. DMA (Direct Memory Access) 설계하기.
5 강
∙ 3시간 40분
[HDL 37장] Mem copy IP. DMA (Direct Memory Access) 설계 - 이론편 (High performance access to DRAM, Spec review)
36:19
[HDL 38장-1부] Mem copy IP. DMA RDMA 설계 - 실습편 - RDMA 설계를 위한 설명
24:14
[HDL 38장-2부] Mem copy IP. DMA RDMA 설계 - 실습편 - 코드리뷰
01:21:15
[HDL 39장] Mem copy IP. DMA WDMA 설계 - 실습편
48:35
[HDL 40장] Mem copy IP 에 "Core Engine" Merge 하기 - 실습편 (feat. 어떻게 사용해볼 수 있을까?)
29:42
섹션 8. [프로젝트] "Matbi Mem copy IP" 를 FPGA 에 올려보자! (동작 및 Performance 확인)
2 강
∙ 1시간 2분
[프로젝트-1] Mem copy IP 를 FPGA 에 올려보기 (Zybo Z7-20)
29:25
[프로젝트-2] Mem copy IP 의 Performance 분석하기 (진정한 가속기를 만들기위한 기초작업. SW 보다 드디어 빠른상태를 만들었습니다!!)
32:56
섹션 9. 마치며
2 강
∙ 5분
앞으로 무엇을 공부해야 하나요?
02:38
여러분들을 현업에서 만나뵙기를 기대하며...
02:51
강의 게시일 : 2023년 06월 16일
(마지막 업데이트일 : 2023년 12월 08일)
수강평
총 15개
수강생분들이 직접 작성하신 수강평입니다.
4.9
15개의 수강평
5점
4점
3점
2점
1점
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추천 순
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낮은 평점 순
현업 경험을 바탕으로 만든 강의라서 도움이 많이 됩니다.
2024-04-04
정말 유익하고 재밌게 강의 수강했습니다. 덕분에 현업에서 실제 직무 수행할때도 크게 도움이 되었습니다!
2024-01-27
석사 졸업을 앞둔 학생입니다.
많은 도움이 됐습니다. 감사합니다^^
2024-04-22
안녕하세요, Verilog HDL season1부터 듣고 있는 어느새 졸업 예정인 전자공학과 학생입니다.
밑에서 sunchoi님이 말씀해주신 것처럼, 이 강의는 가치는 100만원 혹은 그 이상 이라고 생각합니다.(학부생이 판단할 수 없는 가치일 것이라고 생각...)
학교에서 AMBA AXI가 굉장히 중요하다라는 얘기를 많이 듣지만, 사실 주어진 수업 시간 내에 다루기에는 한계가 있다고 생각합니다.
하지만 실제로 강의를 통해 I/F를 설계해보고, 실제 FPGA에 올리는 과정을 보면서 성장할 수 있었습니다.
학생들에게 30만원 이상의 강의는 가격이 부담이 있을 거라 생각합니다. 수강해보면, 이 강의는 최소한의 강의 준비를 위한 돈이라고 생각됩니다. 그만큼 추천드립니다.
학부생이 이 강의를 수강하시게 된다면, 개인적으로 베릴로그 문법, 마이크로프로세서 두 과목은 이수하시고 들으시면 더 좋지 않을까 감히 생각해봅니다.
항상 건강 조심하시고, 다음 강의도 얼른 나오길 기대해봅니다. 감사합니다.
2024-01-31
.......
2024-03-06
