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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)
Address 증가에 대해 의문이 있습니다.
안녕하세요. mig_write, read 파일들 simulation을 돌리다가 문득 궁금해져서 질문 드립니다. 8 x 128 bits로 data를 write 할 때, 총 8번에 걸쳐 Address가 8씩 증가하는데 8씩 증가 하는 것 대신에 "4씩 증가한다." 이런 식으로 사용자가 custom할 수 있는 건가요? 아니면 IP자체에 8로 증가한다고 만들어져 있는 건가요? 질문 드립니다. 감사합니다.
- 미해결Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)
Memory Address 구현 질문
안녕하세요. 강의 잘 보고 있습니다.궁금한 점이 생겨서 질문 드립니다. 저는 ALINX사에서 만든 보드를 사용하고 있습니다. FPGA는 xc7a35t이고, ddr은 MT41K256M16HA-125입니다. 4Gb짜리 ddr3가 2개 달려있어서 총 8Gb의 메모리를 가지고 있습니다. 강의 내용을 토대로 제가 사용하는 보드의 ddr address를 분석해보았을 때 이렇게 계산 하는게 맞는지 궁금합니다. 보드에 장착된 메모리의 총량 은 8Gb. 메모리의 데이터 버스는 16 x 2 = 32 bits따라서 Address 당 data width는 32bits. 계산 상으로 Address는 28bits면 된다(2^28 x 32 = 8Gb)Address영역은 0x0000_0000부터 0xffff_ffff( x 32bits) 이다. 라고 계산했는데 이렇게 계산하는게 맞는지 궁금합니다!
- 미해결Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)
ui_clk값을 낮출수 있을까요?
강의자료에는 ui_clk값이 81.2MHz로 나와있는데요, 제가 design한 블럭에 81.2MHz clk입력시, implement시 setup time부족하여 절반인 40.6MHz로 낮추고 싶습니다.제 design블럭과 memory controller간 AXI4 interface로 연결하였는데요, memory controller의 ui_clk출력을 40.6MHz로 낮춰서 AXI통신도 40.6MHZ로 낮춰 통신하고자 합니다.memory controller의 ui_clk출력을 40.6MHz로 낮출수 있을까요?
- 해결됨Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)
DDR Controller 핀 맵핑
안녕하세요 강사님. 실습을 zybo z7-10보드로 하는 수강생입니다. 그럴 경우에 교재 25페이지에 있는 핀 맵핑을 어떻게 해야 하나요? 회로도를 보면서 일일이 맵핑을 하려고 하는데 Pin Number, IO Standard는 감이 오는데 Bank Number, Byte Number은 어떻게 설정해야하나요?
- 해결됨Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)
HW Bitstream 다운로드 시 에러 문의
안녕하세요. 89페이지를 실행하던 도중 오류가 생겨 문의드립니다.해당 오류를 무시하거나 해결할 수 있는 방법이 있을까요? [Labtools 27-3291] Flash Programming Unsuccessful. Part selected s25fl128sxxxxxx0, but part mt25ql128 detected. 사진 첨부드립니다.
- 해결됨Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)
Clock Period 설정방법
안녕하세요 Artix7 FPGA의 Clock period 설정 방법에 대해 문의드립니다. 16페이지에 Arty A7보드는 기본으로 100MHz를 사용한다고 나와있는데 Artix 7 Datasheet의 어느 부분을 확인해야 알 수 있는 걸까요?더불어 PLL의 M,N 값은 0~15,0~31로 범위가 한정되어 있다고 하셨는데 FPGA의 특성마다 M,N값의 범위가 있는 걸까요? 이 또한 데이터 시트에 나와있는 걸까요?Artix-7 FPGAs Data Sheet: DC and AC Switching Characteristics (DS181) 의 어느 부분을 확인하면 되는지 문의드립니다.
- 해결됨Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)
Memory controller 설계 관련 질문
안녕하세요.DDR3 Controller 강의 자료를 보고 공부 중인데요.전에 부터 가졌던 궁금증인데 본 강의 보면서 생각나 질문 드려봅니다.자료를 보면 ddr_controller라고 하는 부분은 현재 MIG IP로 구현되어 있고그 내부는 크게 Memory controller 와 PHY부분으로 되어 있는거 같은데요.실제 강의 자료 Write/Write8이나 Read/Read8 block들은 "User FPGA Logic"에 해당되는 블락들이고 이 블락들은 마지막에 영상데이터를 구현하는데 사용하는 블락들로 생각 되는데 맞나요?그리고 다른 질문은 처음에 강의 개요에 보면 전문가들은 실제로 Memory controller를 직접 구현해서 사용한다고 말씀하셨는데, FPGA에 MIG IP내부의 Memory Contoller 부분은 직접 Verilog/VHDL로 설계해서 사용한다는 말씀이신걸로 이해했습니다. 설계경험이 많으신 분들은 실제로 이렇게 많이 프로젝트를 하시나요? 그리고 모든 FPGA가 이 Memory controller를 MIG를 사용하지 않고 직접 설계한 Verilog로 MIG를 대체해서 설계 가능하도록 지원이 되나요?3.4에 나와 있느 Physical layer라고 묘사된 부분은 어떤 부분인가요? 그리고 이 부분이 직접 설계된 Memory controller와 같이 FPGA에 구현되는 부분인가요?아직 잘 모르는 부분이 많아 강의 자료 보면 공부 하고 있습니다.감사합니다.