[Thử thách thực hành tổng hợp 2 tuần khóa 4] Trải nghiệm tổng hợp RTL trong môi trường thực tế (Synopsys Design Compiler)

Lịch tuyển sinh: 2026-03-24(Thứ Ba) ~ 2026-04-06(Thứ Hai) Hết hạn khi đủ 5 người (ưu tiên người đăng ký trước) Lịch học: 2026-04-07(Thứ Ba) ~ 2026-04-20(Thứ Hai) Nội dung: Thực hành quá trình chuyển đổi mã thiết kế mạch kỹ thuật số cấp độ RTL được mô tả bằng HDL sang các cổng logic (logic gates)