[Thử thách thực hành tổng hợp 2 tuần khóa 3] Trải nghiệm tổng hợp RTL trong môi trường thực tế (Synopsys Design Compiler)

Lịch tuyển sinh: 2026-02-04 (Thứ Tư) ~ 2026-03-09 (Thứ Hai), giới hạn 5 người đầu tiên Lịch học: 2026-03-10 (Thứ Ba) ~ 2026-03-23 (Thứ Hai) Nội dung: Thực hành quá trình chuyển đổi mã thiết kế mạch kỹ thuật số cấp độ RTL được mô tả bằng HDL sang các cổng logic (logic gates)